本文主要讲transceiver与用户逻辑数据的接口

Vitis-AI在边缘计算设备的AI全栈部署框架中扮演了编译器端与后端的角色，接收前端 DNN 框架训练后的网络参数IR

在之前设计的 DDR3 控制器的基础上，添加用户写、读模块，便于在用户端更容易的对 DDR3 进行写读控制

之前安装的Vivado 2018.3，最近装了Vivado 2020.2，然后就没法双击打开xpr工程文件了

基于AMD有史以来性能最强的“Zen 4”核心，该处理器可提供业界领先的性能和能效

本指南涵盖了以下设计流程：硬件、IP和平台开发。

我们主要关注的是TXDIFFCTRL 摆幅、Pre-Emphasis 预加重、Post-Emphasis 去加重

新的DSI-2协议定义了两个高速串行数据传输接口选项

在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO

宜鼎FPGA平台采用AMD Xilinx Kria K26系统模块，不仅能够加速AI演算，同时具备低延迟、低功耗特性

跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂

具有该性能水平的 SoC 片上系统需要大电流电源，并且要求电源具有可靠的稳压性能和抖动极低的时钟源。

最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。

如果按照市值计算，Advanced Micro Devices今年是首次超越了英特尔，并创造了历史

Vivado同时支持在工程模式以及非工程模式中使用DFX流程，这里我们先从非工程模式开始介绍。

在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域

FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线

在实验的基础上添加一个仲裁模块，控制写读指令的执行。

从Ultrascale/Ultrascale+器件开始，大多数类型的逻辑资源都可以放到动态区域内，使得DFX功能的应用场景大大增加。

vivado软件切换使用modelsim仿真时，如果出现如下图所示情况