本篇博文主要讲解在 PL 中从 IP 核到 PS 之间需要完成含超 16 次中断的布线的情况下，该如何使用 AXI Interrupt Controller (INTC)

最新的AMD PetaLinux 2022.1，不支持IMAGE_CLASSES_remove、IMAGE_FSTYPES_DEBUGFS_remove、PREMIRRORS_prepend

本演示概述了 Kria SOM 和视觉 AI 入门套件，并指导用户开始使用该套件进行设计。

当我们需要在两个模块之间进行数据的传输，并且两个模块的时钟是不同的，当一定数量数据传输时为了避免数据出现丢失

本视频介绍Xilinx VCK5000 PCIe 加速卡上启动实例并运行 Zebra AI 软件示例

在FPGA开发设计中，我们可能会经历由于资源占用过高的情况，例如BRAM、LUT和URAM等关键资源利用率达到或超过80%

自适应计算，这一创新理念可以给行业带来什么？加入AMD之后，赛灵思（Xilinx）给出了更丰富的答案。

在光纤通信开发中，ibert ip会经常用到，它不但可以用来测试误码，测试眼图，还可以通过调整参数使眼图达到比较理想的状态。

该项目基于AMD Xilinx Varium C1100 FPGA加速卡，为 Filecoin 区块链应用中的Poseidon哈希算法提供了一套完整的硬件加速方案。

hsSynth打破对大规模设计进行完整综合的执行惯性，对用户RTL级设计进行模块级拆分定义

参阅分步说明，登录并创建面向 Xilinx VCK5000 PCIe 加速卡的 Mispology Zebra AI 软件实例。

本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。

本文介绍Xilinx® UltraScale FPGA实现LVDS 1:7接收数据解串

使用 PYNQ 和 Zigbee 创建一个简单且可扩展的家庭自动化系统。

MIG IP控制器是Xilinx为用户提供的一个用于DDR控制的IP核，方便用户在即使不了解DDR的控制

如果只是纯的.v文件仿真那很容易操作，主要是涉及到IP核，那么就必须要对vivado的IP核的库文件进行编译

在FPGA的设计中的DFX主要是包括可测试性设计和可维护性设计这2大点。最终的目的是快速定位板上问题和后期维护阶段日常巡检诊断。

在调整 FPGA 管脚之前必须熟悉的几点注意事项。

该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构

面向安全关键领域的 RT-Thread 专业版高安全实时操作系统近日已实现了对于AMD 赛灵思自适应平台的全面支持