在进行MIPI摄像头开发时，经常用到Xilinx的MIPI CSI-2 Receiver Subsystem IP，下面对该IP使用方法进行简单介绍。

本章旨在演示如何基于 Versal™ 来构建同时使用 SmartLynq+ 模块和高速调试端口 (HSDP) 的系统。

report_clock_interaction矩形框内的不同颜色表征了不同时钟域之间的路径所呈现的约束状态而非Slack（时序裕量）的恶化程度

本章演示了如何利用 Vivado® 工具并使用 PL AXI GPIO 来创建嵌入式设计。其中还演示了如何在 Versal 器件上为基于 Arm® Cortex™-A72 核的 APU 配置并构建 Linux 操作系统。

在VCS中，一个仿真会话可以保存在一个Tcl文件中，以后可以加载。当我从Vivado调用VCS时，如何加载一个保存的会话？

本章用于演示如何为 Versal™ ACAP 集成和加载引导加载程序、裸机应用（针对 APU/RPU）和 Linux 操作系统。

在Ubuntu系统中，当试图在内核代码中设置断点的加速应用程序上运行仿真调试时，工具不会在断点上停止，而只会在主机代码断点上停止。

PetaLinux基于Yocto，编译Linux内核、文件系统等，非常庞大，需要的软件很多。如果从网络下载，可能消耗比较长的时间。本文基于Xilinx PetaLinux 2020.2.

本文提供了一个基于VCK190 ES1开发板和2021.1 Vivado/Vitis的例子，用来简单介绍在Versal里实现数据从PL 经过 FPD CCI 到达 NoC DDR的一致性传输。

本文主要讲述了如何避免FSM输出毛刺。

如果您正开发一款智能边缘应用，需要将处理能力融于超紧凑的封装中，那么我们要告诉您一个好消息：Zynq® UltraScale+™ ZU1 MPSoC 现正以更多样的封装形式出货，包括超紧凑 InFO 封装。

我在一个自定义平台上运行我的项目，而我的目标平台的Vivado项目在Vivado合成中使用了以下额外选项。当我运行Vitis链接器时，我看到以下错误。

本章描述了对您所执行的设计流程可能出现的各种问题进行调试的方法。

我们早已迫不及待，此刻终于可以正式发布搭载 AI 引擎的 Versal Premium 系列。新一代无线系统要求高性能信号处理，并能够处理进出计算器件的海量数据。

Versal ACAP CIPS IP 核允许您配置处理器系统和 PMC 块，包括启动模式、外设、时钟、接口和中断等。

本文描述了如何在设计的早期阶段使用 Xilinx® Power Estimator (XPE) 工具进行功率分析。

赛事以培养学生从算法到硬件加速的能力为主，除了万元奖励外，参赛同学将获得与学术界、产业界广泛交流的机会。

Xilinx的技术生态做的非常好，基本上所有常用的IP核都有官方例程供开发者学习，咱不用白不用，今儿咱就一起白嫖他一手----从官方例程开始学习如何具体使用这个IP核。

阅读本文将有助于你的FPGA选型和设计过程，并且有助于你规避许多难题。

Avnet Smart Model Select 应用是一个示例设计，它演示了如何将 Vitis 视频分析 SDK 示例设计 作为 Kria 加速应用部署至 KV260 视觉 AI 入门套件。