本演讲将展示如何使用 Zynq UltraScale+ MPSoC EV 器件中集成的VCU功能，解决流媒体应用中的技术挑战

PSX4采用了Xilinx Zynq Ultrascale+MPSoC，并带有4k分辨率的视频编解码器。凭借其包含的中间件和对许多常用外设和接口的支持，这款SBC可以加速软件开发、优化编译，帮助开发人员快速启动监控、机器视觉和嵌入式视觉应用的设计。

在Vitis里面创建了一个LwIP工程，调试的时候发现，在BRAM里面运行正常，但如果改到DDR3内存里面运行，启动时就会卡死在sleep函数上。于是建立了一个Hello World工程来检查，代码如下：

参与本期主题，您将看到来自赛灵思的 Vitis 和 Kria SOM 平台在工业、医疗以及视觉方向的最新方案与技术。另外还邀请到了来自上海联影医疗科技以及雪湖科技的精彩案例分享。

Kintex UltraScale+ FPGA KCU116 评估套件使用 MAX15301 及 MAX15303 PMBus 稳压器以及 MAX20751E 主控基于 Maxim PMBus 的电源系统。如果在 KCU116 上遇到了电源问题，可能就必须使用 Maxim InTune PowerTool 线缆重新编程这些器件。

Vivado 2019.2开始就没有SDK了，需要在Vitis上创建应用工程。网上大部分都是创建Platform Project再创建Application Projet，然后在Application Projet里导入平台文件。其实一个简便的方法是直接创建Application Projett导入平台文件。

本文描述 AI 引擎内核编码的复杂性。

本次为期2天的线下讲座，将基于边缘端器件，搭配Xilinx MPSoC官方开发板ZCU104，引领开发者快速搭建Vitis AI开发环境，熟悉Vitis AI开发的设计流程及其基本技巧

深鉴科技的DNNDK，是一个基于xilinx FPGA的SDK端的深度学习开发工具包，能够快速的实现深度学习的硬件化。本文来了解深鉴科技DNNDK内容。

了解 Vitis 2021.2 的新特性和增强功能

如果要在 UltraScale+ 器件中执行手动眼扫描，重新排列程序会导致 PCIe 重新训练，降至第一代产品的速度，并停留在那里。

本文以Zturnboard为例介绍如何在SDSoC中使用OpenCV，本文在Ubuntu 16 64位,SDSoC2018.2(安装在ubuntu中)中测试通过。

Zynq 7020 的 PS 端（ARM 端）的外设 IO（也叫 IOP）分为 MIO 和 EMIO，他们有什么区别呢？

本指南总结了使用 Xilinx® Zynq® UltraScale+™ MPSoC 器件进行设计所需的以软件为中心的信息。

在这个项目中，我将创建一款用于智能办公室移动办公布局的应用。我将使用 Ultra96-V2 演示 Vitis AI 模型库和面向 PYNQ 的 DPU IP 核的编译流程。

虽然看起来AXI Interrupt Controller的intr[0:0]位宽无法修改，但实际上，添加一个Concat IP，这个IP可以设置In0的个数，设置为2。In0连接上中断线后，再把dout和intr相连

在FPGA的开发中，对于两个异步时钟，如果我们可以在RTL的设计中保证这两个时钟域之间的处理都是正确的，那就可以让工具不分析这两个时钟域之间的交互。

随着智能计算逐渐渗透到数字世界的方方面面，如何更高效地应用智能计算，成为所有致力于改变世界的开发者所需面对的关键难题。

美乐威基于赛灵思Zynq® UltraScale+™ EV平台，打造了全新KVM坐席管理系统方案，能够提供前所未有的超低时延、高品质端到端音视频传输，成为千兆网环境部署的理想选择。

如何在 Vivado Design Suite 中定义 Verilog Macro？