Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。

不知道大家注意到了没有，赛灵思中文论坛多了一个新的板块。“赛灵思文档翻译理解”。看到这个名字大家会想，竟然有这么个专门的板块来翻译文档么？没错！各位小伙伴，今后我们这个板块就是专门来帮助大家翻译文档的。

DSP48E1片的数学部分由一个25位的预加器、2个25位、18位的补法器和3个48位的数据路径多路复用器(具有输出X、Y和Z)组成，然后是一个3输入加法器/减法器或2输入逻辑单元(参见图2-5)。使用2输入逻辑单元时，不能使用乘法器。

Vivado设计套件用户指南：编程和调试

JEDEC LPDDR4 规范 JESD209-4B 的最新发布版本引入了在每次写操作突发前后都将 DQS_c 驱动至高位并保持一段时间的要求（4.13 写操作和屏蔽写操作 DQS 控制信号（WDQS 控制信号）），其详情如下

DMA中断实例化函数，将要配置的DMA信息先lookupConfig再进行CfgInitialize，DMA采用块模式（Block mode），如果是Sg模式，则配置失败。定时器初始化函数，传入参数有定时器结构、加载值，设备ID。

ZYNQ7000系列FPGA的PS自带两个IIC接口，接口PIN IO可扩展为EMIO形式即将IO约束到PL端符合电平标准的IO（BANK12、BANK13、BANK34、BANK35）；SDK中需要对IIC接口进行初始化在黑金和米联的例程里为了方便用户使用，对IIC和外设设备分别创建了相应的文件方便用户开发。

赛灵思公司今天宣布已收购峰科计算解决方案公司（ Falcon Computing Solutions ），这是一家为软件应用的硬件加速提供高层次综合（ HLS ）编译器优化技术的领先私人控股公司。此次收购将通过自动化硬件感知优化增强赛灵思 Vitis™ 统一软件平台，进一步降低软件开发者应用自适应计算的门槛。

在DSP48E1列中，级联各个DSP48E1片可以支持更高级的DSP功能。两个数据路径(ACOUT和BCOUT)和DSP48E1片输出(PCOUT、MULTSIGNOUT和CARRYCASCOUT)提供级联功能。级联数据路径的能力在过滤器设计中很有用。

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。 在详细了解硬件架构之前，先大概了解一下系统架构。 最后将介绍用于启动参考设计的资源。

本文介绍如何一步一步将设计从SDSoC/Vivado HLS迁移到Vitis平台。

Zynq-7000和MPSoC有很多MIO管脚。如果外设有中断，也可以通过MIO驱动。

完成Implementation后，在Vivado IDE左侧的Flow Navigator点击Open Implemented Design，然后点击report_utilization。

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。 最后将介绍用于启动参考设计的资源。

在路由设计上使用-max_strategies 选项运行 report_qor_suggestions Tcl 命令时，会发生以下错误：

无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。

PetaLinux(Yocto)里包含很多软件模块。大部分模块可以直接使用。如果有特殊需求，需要修改某些模块时，可以按下列办法先修改，测试成功后，再创建补丁，集成到PetaLinux(Yocto)工程里。比如客户需要修改xorg.conf，可以采用下列方式完成。

了解如何使用 Zynq UltraScale + MPSoC 视频编解码器单元 (VCU) 中实现的基于感兴趣区域（ROI）的编码来最大化广播带宽。 我们将从广播带宽问题的简短讨论开始， 然后展示使用 Xilinx 视频编解码器单元，将基于区域的编码作为解决方案。

Xilinx-7系列FPGA主要包括：Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。

FDRE代表一个单D型触发器，含的有五个信号分别为： 数据（data,D）、时钟使能（Clock enable,CE）、时钟（Clock）、同步复位（synchronous reset，R）、数据输出（dataout,Q）。当输入的同步复位信号为高时，否决（override）所有输入，并在时钟的上升沿将输出Q为低信号。