为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深？
双口RAM的读写冲突问题在FPGA调试中经常遇到......在初学FPGA调试中，常常为了所谓的省事，在写代码设计仿真阶段就忽略了双口RAM的读写冲突问题，导致在FPGA上板调试中浪费大量的时间。本文就针对以往出现的双口RAM读写冲突问题展开讨论，希望能够给大家提个醒。
ZYNQ开发（七）zynq AXI总线的简单介绍
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。
学会Zynq（10）lwIP简介
从本篇开始，将花大量篇幅介绍Zynq在裸机环境下以太网的使用。裸机时最方便的就是使用SDK已经集成了的lwIP 1.4.1库，我们将先了解lwIP的相关知识，然后再以实例的方式学习TCP、UDP的程序设计方法。
【下载】自适应比特率视频转码解决方案
Xilinx、NGCodec 和 VYUSync 共同汇编了一款易于使用的高性能视频代码转换包，任何有 Ffmpeg 经验的人都可使用、评估。该解决方案可提供一个实时 H.264 至 HEVC 或 VP9 ABR 包，运行在采用 COTS PCIe 封装的高级 16nm UltraScale+ FPGA 上。
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大数据时代，赛灵思加速解决方案合作伙伴 SumUp Analytics 助力您从文档中高效提取、发现和验证各类重要信息。
2019 年 6 月 20 日和 25 日，SumUp 将在北京和上海两地分别举办用户见面酒会。 
设计技巧：在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可。 
相约上海，Xilinx 将出席世界移动通信大会
赛灵思，全球5G射频和mMIMO 部署背后的动力引擎， 宣布将参加6月26日-28日即将在上海浦东新国际展览中心举行的2019 上海世界移动通信大会，届时赛灵思来自国内外的 5G 系统及市场专家将亲临现场， 并携两大最新5G 方案展示与中外参会者进行交流和演示。
Vivado设计锁定与增量编译（附工程）
为了某些端口信号的时序约束，可以采用Quartus工具把接口模块锁定在FPGA上的分配管脚的相应位置，这样在此基础上可以增加其它模块代码重新综合后，被锁定的接口模块是不会被改变的。这种方式在Vivado中也有，本文针对Vivado中实现的逻辑锁定和增量编译进行的工程实例介绍，文中有对应工程的下载地址。
分析以下内容：拆箱 RF 分析仪工具第一部分
在上一篇博客中，我提到赛灵思已通过一个叫作 RF Analyzer 的工具在任何电路板上的任何器件上启用了 RF 数据转换器的调试功能。我现在将用接下来的两篇博文来拆箱此实用程序、查看其主要功能，并了解我们可以如何用它来管理 RF-ADC 和 RF-DAC 块。我还会讲讲如何用它来生成 RF-DAC 激励，以及如何查看和分析 RF-ADC 接收的数据。
基于FPGA的多通道同步实时高速数据采集系统设计
随着科学技术的快速发展，数据采集系统已广泛应用于航天、军事、工业、医疗等各个领域，尤其在高精度产品的检测和监控项目中发挥着至关重要的作用。在实际工程应用中，要求采集系统具有高速率、高精度、实时处理、系统稳定性好和通道数量多等特点。
基于FPGA单级CIC滤波器实现8倍抽取
在数字信号处理中，CIC滤波器是FIR滤波器中最优的一种，其使用了积分，梳状滤波器级联的方式。
CIC滤波器由一对或多对积分-梳状滤波器组成，在抽取CIC中，输入信号依次经过积分，降采样，以及与积分环节数目相同的梳状滤波器。在内插CIC中，输入信号依次经过梳状滤波器，升采样，以及与梳状数目相同的积分环节。
视频系列 27：Video Processing Subsystem IP 入门
赛灵思视频 Video Processing Subsystem IP 核是为了便于使用而被封装到单个 IP 中的一组视频处理 IP。该核是基于 HLS 的 IP。这就是说当您将 IP 添加到设计中后，此核用 C/C++ 编写，然后在后台由 Vivado 转换为 RTL（VHDL/Verilog）。
Cadence 发布企业级 FPGA 原型
大型原型硬件对于投产前的现代固件和软件开发都至关重要，有数十亿门硬件。对于硬件验证，它补充了仿真，运行速度足够快，可以在大软件负载上进行实际测试，同时仍然允许快速切换到仿真，以便在需要的地方进行更详细的调试。
FPGA中的时序约束--从原理到实例
FPGA中的时序问题是一个比较重要的问题，时序违例，尤其喜欢在资源利用率较高、时钟频率较高或者是位宽较宽的情况下出现。本文介绍时序分析的原理以及出现时序问题时一般的解决办法。
《汽车成像-2019版》
汽车是成像技术的关键市场！据麦姆斯咨询介绍，摄像头现已成为汽车的标配，2018年汽车图像传感器出货量为1.24亿颗。汽车摄像头模组市场在2018年达到30亿美元规模，预计2024年将达到57亿美元，2018~2024年的复合年增长率（CAGR）为11%。
杂谈三张图和苹果发布会的遗珠 | 快速了解FPGA在体系结构黄金时代的应用优势
在Xilinx官网找资料无意中在应用—>AI推断加速中看到了下面三张图，顿觉“众里寻他千百度,蓦然回首,那人却在灯火阑珊处”的意思了。三张图非常通俗易懂的介绍了FPGA/ACAP这样的体系结构在AI推理中的优势。
Python 编码的这些坑，你还在踩吗！？
在计算机内存中，统一使用Unicode编码，当需要保存到硬盘或者需要传输的时候，就转换为UTF-8编码，这样可以节省很多存储空间。在python中，str和unicode都是basestring的子类，basestring有两个方法......