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本文将IDELAYE2和IDELAYCTRL原语相关的功能、在芯片中的位置、IDELAYE2的四种模式，及仿真结果进行了讲解

今天分享下IO约束中常用的电平标准，帮助大家快速理解和掌握。

IDDR的主要功能就是将输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用，IDDR位于通1中的ILOGICE部分

xkISP 是基于 Xilinx HLS 的开源图像信号处理器 (ISP)。xkISP由复旦大学VIP实验室和阿里巴巴DAMO CTL实验室联合开发

本书既是使用Zynq MPSoC的开发人员的实用指南，同样也是希望熟悉器件及其相关设计方法的技术人员的有效参考资料。

今天继续分享常用的电平标准，并分享电平标准使用注意事项。

作为一名FPGA工程师，经常需要在多个FPGA设备之间移植项目，核心的问题是IP的管理和移植，今天通过安装和使用 FuseSoC 在多个 AMD FPGA 之间移植

在 FPGA 的神奇世界里，I/O 电平标准就像魔法咒语，掌控着芯片与外界交流的方式

本文最初是介绍IDDR的，但在介绍IDDR这些原语之前，还需要了解一下7系列FPGA bank的分类和区别

AMD-Xilinx 的 Vivado 开发工具具有很多方便FPGA开发功能，我最喜欢的功能之一是block design的设计流程

本文通过对手册的解读，对axi _lite协议进行讲解，通过一些时序图，加深对信号变化的理解。

信号失真是指信号在传输或放大过程中，输出信号的波形与输入信号的波形不一致，导致信号的幅度、频率或相位发生变化的现象

今天分享下数字信号处理中的“有限字长效应”。

ISP（Image Signal Processor）我介绍了很多了，大家可以先看下面的文章，了解基本概念

在mig使用的过程中，总会遇到各种各样的问题。总结起来也就是几种常见的问题，在上板测试的过程中注意到这些细节，一般都可以达到事半功倍的效果

远程调试在整机调试时是很有必要和方便的，今天带给大家一个通过无线wifi下载调试fpga的一种方法

本文配置JESD204B PHY的参数，分析其示例工程，并且对该IP进行仿真，由于该IP只是物理层，并没有上层协议，因此与GTX/H其实没有太大区别。

本文将为你揭开寻找FPGA IP核和HDL模块资源的神秘面纱。

FPGA 允许在单个芯片中实现大量数字逻辑，其运行速度相对较高，并且只需很少或不需要在 CPU 内核上运行的传统顺序程序即可完成其工作。

延迟(Latency) 通常定义为信号从A点到B点所需要的总时长，单位通常是多少个时钟周期。