博客

vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。

使用 Python/MyHDL 创建自定义 FPGA IP，与 Vivado 集成，并通过 PYNQ 进行控制——实现软件上的简单硬件设计。

两个 N 位二进制数相加，为防止溢出，应将和设置为 N+1 位。对于无符号 N 位二进制数，最大值为2^N - 1

采用if语句描述组合逻辑时，对于不完备的if语句，即缺少else分支的if语句要格外关注，因为综合工具会将其视为锁存器。

尽管当用互斥条件指定if-elsif-else语句和case语句等效，两者都会被综合为多路选择器（MUX），不再具有优先级，但仍建议优先使用case语句

如果说前面的物理测试是在证明“它能正常工作”， 那么鲁棒性测试要证明的是： ——当一切不正常时，它依然是安全的。在 DO‑254 DAL‑A 项目中， 鲁棒性测试不是“加分项”，而是硬门槛。

在这个示例项目中，使用 AMD Kria™ KV260 Vision AI Starter Kit 结合 TurtleBot3 Waffle 移动机器人平台 来构建一个真实可运行的 ROS 2 系统。

仿真没抓到 CDC， 那工程验证到底该信谁？这一篇，我们把这件事彻底讲清楚。

“我们已经做了板级测试，也在 FPGA 上跑过程序了， 这还不算物理测试吗？”如果你在 DO‑254 项目里问过、或被问过这句话，那么这一篇文章，就是写给你的。

如果你做过跨时钟域设计，那“亚稳态”这三个字一定不陌生。但奇怪的是：教科书里把它说得非常吓人  

Liberouter的Network Development Kit（NDK） 是一套专门用来快速开发 FPGA 加速网络应用的开源框架，是连接高速网络接口、FPGA 逻辑与主机处理器 的工程级利器。

做FPGA的，大多数人第一次被 CDC（Clock Domain Crossing）教育， 往往不是在仿真阶段，而是在系统已经交付之后。

在机器人与自主系统开发中，ROS 2 已经成为事实标准，但当它遇到 FPGA / Zynq / Kria 这类异构平台时，工程复杂度往往直线上升。

这篇文章将讨论 verilog 中两个最常用的结构----if语句和case语句。

FPGA设计人员可根据自身项目的设计类型与当前所处阶段，参考本文提供的各种网站资源，精准匹配适用的支持渠道，提高FPGA项目开发效率。

我们在设计FPGA硬件电路板时，器件管脚手册是非常重要的参考文档，本文我们介绍如何在Xilinx官网下载Pinout管脚手册及如何应用该手册。

很多刚接触电子和嵌入式的同学，都会在一个问题上反复纠结：FPGA 和 CPLD 看起来都能“写逻辑”，它们到底有什么区别？我该先学哪个？

本文则进一步讲解如何在 Zynq UltraScale+ MPSoC 平台上通过 JTAG 逐步启动 Linux，并提供了完整的过程与关键命令。

启动嵌入式系统是任何 FPGA 或嵌入式 Linux 开发流程中最常做、也最关键的一步。很多时候我们依赖 SD 卡、TFTP 或 NFS，但当你无法访问板载存储或以太网时

在ILA核中，通常使用通过添加Marker线观察信号长度，如图1所示。如果删除Marker线，选中要删除的线然后右键，选择Delete Marker