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Xilinx FPGA资源解析与使用系列——Transceiver（一）参考时钟解析

从IP核的时钟配置来学习transceiver的参考时钟架构细节
FPGA处理浮点数

通过阅读IP手册可以知道，该IP支持的很多种浮点数计算，今天主要介绍最简单的加法操作
FPGA开发中RAM的使用方法以及细节技巧

说到 FPGA ，不得不提的是存储器，当我们做相关项目时，经常会遇到存储数据的问题
vivado使用——如何用脚本添加文件

在使用vivado的过程中，如何添加设计文件？
Vivado从此开始（进阶篇）读书笔记-RAM的三种工作模式

书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述
ZYNQ 7000的硬件SPI控制器配置为三线制SPI

使用zynq去做一些AD/DA的操作时候有些只支持三线制的SPI那么我们如何使用PS端的控制器EMIO到PL端实现3线制呢？
FIFO、RAM的工程实践

在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元
K26 SOM从emmc启动linux

本文将介绍将KV260上红色SOM换成K26 SOM后，如何从EMMC启动Linux。
通信技术专题：信道均衡器

今天给大家简单讲讲基带接收机中的信道均衡技术，主要取材于sharetechnote
如何申请Xilinx的评估IP

最近要开发JESD204B协议，需要用到Xilinx的JESD204 IP核，记录一下申请此IP核的过程
Vivado中的Elaborate是做什么的？

在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过
Vivado从此开始（进阶篇）读书笔记——综合阶段相关知识点

对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表
Vivado 中ibert的使用

通过Vivado 自带的ibert工具可以对FPGA的GT进行板机的硬件调试。
Xilinx射频系统级芯片(RFSoC)，你用过吗？

模数转换器几乎消除了所有的模拟前端组件，射频/中频采样率高达4GHz
为什么RTL代码推荐使用XPM（Xilinx参数化宏）？

我们以MEMORY为例，在Vivado中可以通过下面四种方式调用FPGA中的存储单元
FPGA项目开发之同步信号和亚稳态

让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）
Xilinx selectIO 资源的使用——input方向

将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。
Xilinx 7系列SelectIO结构之IO标准和端接匹配（二）

本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。
Verilog中$finish、$stop的使用与区别

 系统任务$finish的作用是退出仿真器，结束仿真过程
字符串匹配算法——shift_and的FPGA实现

本文主要介绍基于该算法演进的shift-and算法以及在FPGA中的实现。