博客

Xilinx FPGA DDR3设计（二）时钟介绍

本文介绍Xilinx FPGA外接DDR3时钟相关参数及配置。
DDR3控制器（MIG）各个时钟的含义

本文介绍DDR3控制器（MIG）各个时钟的含义
起飞！通过无线WIFI下载调试FPGA

远程调试在整机调试时是很有必要和方便的，今天带给大家一个通过无线wifi下载调试fpga的一种方法
Xilinx FPGA DDR3设计（一）DDR3基础扫盲

本文我们介绍下DDR3的基础知识，涉及DDR3管脚信号、容量计算、重要参数介绍内容
SoC中IP化设计的考虑因素总结

本文就针对IP设计中注意事项、有用策略及FPGA原型设计等进行简要说明。
Xilinx FPGA时钟及I/O接口规划（二）

Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。
HLS for循环优化

本文通过例子中来解释for循环中的基本概念
JTAG-to-AXI Master 调试 AXI BRAM 控制器

本文以JTAG to AXI Master调试AXI BRAM 控制器举例说明 JTAG 到 AXI Master 的使用方法。
如何读取FPGA芯片的序列号ID？

如何获取Xilinx FPGA的Device DNA呢，下面我从JTAG和调用源语两个方法说明，并开放核心代码供大家参考。
Xilinx FPGA时钟及I/O接口规划（一）

本文主要介绍时钟及I/O规划的各个阶段及流程要点。
课时4：Vitis HLS中数据类型定义——Vitis HLS教程

采用任意精度数据类型，可以在获得相同精度的运算条件下，运算速度更快且使用更少的资源。
Artix-7 and Spartan-7 FPGAs DDR2/DDR3 PCB设计指导

本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。
课时3：Vitis HLS设计流程（实例演示）——Vitis HLS教程

本文我们通过一个具体的实例，演示HLS设计流程。
课时2：Vitis HLS设计流程介绍——Vitis HLS教程

传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证
FIFO读数据异常分析

FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下
课时1：Vitis HLS的工作机制——Vitis HLS教程

Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言，最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。
Zynq SRIO枚举id方案设计

本文使用zynq7045实现SRIO枚举功能，PL端有SRIO IP，只需要将AXI维护端口挂到AXI-GP接口上，PS软件就可以通过AXI总线访问SRIO IP实现枚举自动分配ID功能。
MIPI CSI-2 Receiver Subsystem应用总结

在进行MIPI摄像头开发时，经常用到Xilinx的MIPI CSI-2 Receiver Subsystem IP，下面对该IP使用方法进行简单介绍。
Vivado report_clock_interaction结果中不同颜色代表的含义

report_clock_interaction矩形框内的不同颜色表征了不同时钟域之间的路径所呈现的约束状态而非Slack（时序裕量）的恶化程度
PetaLinux 工程的离线编译

PetaLinux基于Yocto，编译Linux内核、文件系统等，非常庞大，需要的软件很多。如果从网络下载，可能消耗比较长的时间。本文基于Xilinx PetaLinux 2020.2.