Vivado使用指南（二）：如何使用Vivado在线逻辑分析仪

一、在想要抓取的信号之前添加(* mark_debug = "true" *)、保存、编译。如：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41409-…; alt=""></center>

二、编译完成之后点击set up debug。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41410-…; alt=""></center>

点击下一步．．．．．
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41411-…; alt=""></center>

直至出现如下页面
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41412-…; alt=""></center>

右键clock domain-->select clock domain,选择抓取信号的参考时钟；注意：时钟的选取一定要选择free clock。否则编译后会发现是无效的，那将耗费大量时间。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41413-…; alt=""></center>

Sample of data depth 抓取信号的深度；选择capture control 与advanced trigger可以使用高级的抓取操作。设置好后点击Next-->finish。

1、点击重新编译生成bit文件。

2、编译完成后，若选取的时钟没有问题那么在你将该bit和ltx文件下载到板子上后会自动弹出如下页面：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41414-…; alt=""></center>

在下图中点击“+”按钮可添加触发信号，可设置触发条件。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41415-…; alt=""></center>

注意：

2、有时在代码中加入(* mark_debug = "true" *)后找不到信号，按如下操作
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13997-41416-…; alt=""></center>

Reload Design之后点击Run Implementation,运行完成后再次点击Set Up Uebug后你想要抓取的信号就会出来了。

本文转载自： https://blog.csdn.net/weixin_39438479/article/details/80337375