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Zynq 7000的PS为PL分配信号

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作者：米果不回来

<strong>1. 时钟</strong>

在PS内的时钟模块可以为PL提供4个时钟FCLKCLK[3:0]，这4个时钟的频率可以通过配置界面进行修改。由于这4个时钟的频率由PS引到PL中，所以可将FCLK连接到PL时钟缓冲区，作为PL内定制外设的时钟源。

<strong>2. 复位</strong>

PS的复位模块可以为PL提供4个复位信号FCLKRESETN[3:0]，这4个复位的属性可以通过配置界面修改。这些信号和FCLK时钟是异步的，通过写slcr.FPGA_RST_CTRL SLCR[FPGA[3:0]_OUT_RST]位进行控制。

<strong>3. 中断信号</strong>

在PL中，可以为PS提供最多20个中断。

16个中断信号映射到中断控制器作为一个外设中断，为这个中断信号设置优先级，并且映射到PS内的一个或两个Cortex-A9处理器。

剩余4个PL中断信号被翻转，并且直接连接到nFIQ和nIRQ中断，它被连接到中断控制器的私有外设中断单元。

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<strong>4. 事件</strong>

PL支持来自PS或者PS处理器事件，如下图。

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<strong>5. DMA REQ/ACK信号</strong>

通过M_AXI_GP接口，这里有4套DMA控制器流控制器信号，用于连接最多４个PL从设备。这４套流控制信号对应于DMA通道４～DMA通道7。

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本文转自：<a href="https://mp.weixin.qq.com/s/L0vmS3IoKFK79TQE50_8Kw"&gt; 瓜大三哥</a>（米果不回来），转载此文目的在于传递更多信息，版权归原作者所有。