文章来源：FPGA入门到精通
在 FPGA 开发中，拥塞（Congestion）是布局布线阶段常见的问题，指 FPGA 内部的布线 / 逻辑资源无法满足设计的互连需求，可能导致布线失败、时序违例或工具运行时间过长。
Vivado 提供了多种工具来识别拥塞的位置、类型和严重程度，今天来聊一聊这些方法。
拥塞分析需要基于 已完成布局（Placement）或布线（Routing） 的设计，未布局的设计无法生成有效的拥塞报告。
方法一：生成拥塞报告（核心方法）
拥塞报告是识别拥塞最直接的工具，它会展示拥塞的区域、严重程度、类型以及对应的问题模块。
1、GUI 操作步骤
（1）打开布局或布线后的设计 / DCP 文件，如(Open Implemented Design)。
（2）在顶部菜单中依次选择 Reports -> Report Design Analysis。
（3）在弹出的对话框中，切换到Options选项卡，勾选Congestion选项、Complexity (复杂性) 选项和Timing选项。
（4）点击OK即可生成拥塞报告。
2、Tcl 命令行方式
可以直接在 Vivado 的 Tcl 控制台中执行命令，快速生成报告：
# 基础拥塞报告生成命令
report_design_analysis -congestion -file congestion_report.rpt
# 自定义拥塞阈值（默认最低显示等级为5，可调整为3查看轻度拥塞）
report_design_analysis -congestion -mi
3、拥塞报告解读
生成的报告包含三个核心部分，可帮助你全面定位拥塞问题：
（1）拥塞等级与严重程度
报告中的Congestion Level（拥塞等级）是判断拥塞严重程度的核心指标，等级越高问题越严重：
（2）拥塞类型与成因
布线后的报告中会显示Type列，标识拥塞的类型，帮助你定位根本原因：
（3）拥塞区域与问题模块
Congestion Window列：标识拥塞区域在 FPGA 上的坐标，选中该行后，Device 视图会自动高亮对应的芯片区域。
资源利用率列：展示该区域内 LUT、RAMB、DSP、FF 等资源的使用率，帮助你判断是哪类资源过度集中。
问题模块列表：报告会列出该拥塞区域内 Top3 的设计模块，直接定位导致拥塞的功能单元。
Vivado GUI工具可以直接在芯片视图上查看拥塞的分布：右侧的Device 视图会自动跳转到对应的芯片区域，并用颜色标记拥塞程度：绿色（无拥塞 / 低拥塞)、黄色(中等拥塞)、红色(高拥塞,需要重点优化的区域）,可以放大 Device 视图，查看该红色区域内具体包含哪些设计模块，快速定位问题来源。