跳转到主要内容

FPGA时序约束之Vivado辅助工具

由 demi 提交于

<font color="#FD8900">作者：猫叔</font>

<iframe width="600" height="400" frameborder="0" src="https://v.qq.com/txp/iframe/player.html?vid=r3011a6c90x&quot; allowFullScreen="true"></iframe>

<font size="4" color="red" style="line-height: 45px;"><strong>时序约束辅助工具</strong></font>

上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。

<strong>1. 时序约束编辑器</strong>

打开之后就可显示出我们之前做的所有约束，当然，还可以再添加、删除或修改时序约束。

<center><img width="600" src="http://xilinx.eetrend.com/files/2020-02/wen_zhang_/100047670-90625-1.jp…; alt=""></center><br>

比如我们要新添加一个主时钟，先选中左边的Create Clock，再点击+号添加约束，然后就会看到下面的界面，按下图中步骤操作。

<center><img width="600" src="http://xilinx.eetrend.com/files/2020-02/wen_zhang_/100047670-90626-2.pn…; alt=""></center><br>

其中，选择时钟按钮会弹出一个新的窗口，如下图所示，我们只需根据时钟名字进行查找并选择即可。

<center><img width="600" src="http://xilinx.eetrend.com/files/2020-02/wen_zhang_/100047670-90627-3.pn…; alt=""></center><br>

<strong>2. 时序约束向导</strong>

时序约束向导可以自动识别出未约束的主时钟，我们把wave_gen工程的xdc文件中对clk2的时钟约束注释掉，重新综合并实现后，打开时序约束向导，可以看到clk2被检测出未约束，点击编辑按钮，设置参数后就可完成约束。

<center><img width="600" src="http://xilinx.eetrend.com/files/2020-02/wen_zhang_/100047670-90628-4.pn…; alt=""></center><br>

时序约束向导会按照主时钟约束、衍生时钟约束、输入延迟约束、输出延迟约束、时序例外约束、异步时钟约束等的顺序引导设计者创建约束。

本文转自：<a href="https://mp.weixin.qq.com/s/irJ0BpS3c3BwZWfezMyHiA"><u>科学计算technomania</…;，作者：猫叔，转载此文目的在于传递更多信息，版权归原作者所有。