Vivado ML 2021.2 发布更新

由 judy 提交于周四, 18 十一月 2021 - 09:45

Vivado ML 2021.2新增功能

器件支持：

以下设备均已在 Vivado ML 企业版及标准版中启用

Artix UltraScale+ 器件：XCAU20P 和 XCAU25P

Vitis HLS：

时序与 QoR 增强

<li>为用户输入高层次吞吐量限制提供支持</li>

<li>提高 HLS 时序估算精度：当 HLS 报告时序收敛时，Vivado 中的 RTL 综合也应该满足时序要求</li>

易用性提升

在 C 语言综合报告中添加接口适配器报告：

<li>用户需要知道接口适配器对其设计的资源影响</li>

<li>接口适配器具有可影响设计 QoR 的可变属性</li>

<li>其中一些属性具有应该向用户报告的相关用户控件</li>

<li>提供 bind_op 和 bind_storage 报告的文字版本</li>

分析与报告

函数调用图查看器有一些新特性：

<li>全新鼠标拖动式缩放功能</li>

<li>全新概览特性，不仅可显示全图，而且用户还可放大整体图形的各部位</li>

<li>所有函数及环路都与它们的仿真数据一起显示</li>

现已在仿真后提供一个新的时间轴跟踪查看器该查看器可显示设计的运行时概况，并允许用户保留在 Vitis HLS GUI 中。

IP增强功能

<li>Versal Premium GTM 支持 600G Interlaken 预设</li>

<li>Versal Premium GTM 支持 100GE 预设</li>

<li>全新 Versal Premium 集成 600G Interlaken 仿真支持</li>

<li>Versal 器件现在提供 EPC IP 支持</li>

<li>XPM 内存和 XPM FIFO 现在支持混合 RAM 模式，</li>

<li>使用‘ram_style = "mixed"'</li>

<li>增加的无损压缩 IP 支持增强的解压缩模式，可针对增加的 LUT 成本将吞吐量提高一倍</li>

<li>针对 Artix UltraScale+ FPGA 发布了 PCIe 子系统支持</li>

<li>针对 Versal ACAP 扩展了 PCIe 子系统器件支持</li>

实现/时序收敛

智能设计运行(IDR)

<li> 改善了报告内容：</li>

-删除了不相关的表项和不活跃的链接

-为所有阶段增加了设计统计数据

<li>右键点击菜单进行选择，可生成比特流</li>

<li>右键点击菜单进行选择，可终止运行</li>

基于 ML 的 placer 指令预测

<li>在 place_design 运行时位置，最多可以预测 3 个最高性能的 placer 指令</li>

<li>使用值为 Auto_1、Auto_2 和 Auto_3 的 place_design -directive 选项</li>