Vitis 库流程 - 在 Zynq 裸机设计中使用视觉库 L1 remap 函数的示例

由 judy 提交于周一, 31 七月 2023 - 11:31

作者：Kevin Morris，来源：AMD Xilinx开发者社区

本篇博文旨在演示如何在 Zynq 设计中使用 Vitis 视觉库函数 (remap) 作为 HLS IP，然后在 Vitis 中使用该函数作为平台来运行嵌入式应用。

<a target="_blank" href="https://docs.xilinx.com/r/en-US/Vitis_Libraries/vision/api-reference.ht…; 函数会从图像中某一处提取像素，并将其重新放置到另一张图像中的某一处位置。在此示例中，本设计将使用一张 128x128 像素的灰阶输入图像，在输出上将其水平翻转。

此操作已在如下设置中经过测试：

<li>版本：Vivado 和 Vitis 2023.1</li>
<li>操作系统：Ubuntu 20.04.1 LTS</li>
<li>器件：Zynq UltraScale+ ZCU104 评估板 (xczu7ev-ffvc1156-2-e)</li>

第 1 节 - 创建 Vitis HLS IP 工程

在本节中，我们将使用 Vitis Vision L1 视觉库提供的现有 Makefile 创建并导出 remap 函数，以供在 Vivado 工程中使用。

请在您所选位置打开终端，将 Vitis 库的最新仓库克隆到该位置：

git clone https://github.com/Xilinx/Vitis_Libraries

进入到Vision L1下的remap文件夹：

cd Vitis_Libraries/vision/L1/examples/remap

注释：视觉库需要 OpenCV 库才能对函数进行编译。请使用以下链接中提供的指导信息来编译 OpenCV 并设置所需的环境变量，然后再运行下一步。

https://support.xilinx.com/s/article/Vitis-Libraries-Compiling-and-Inst…

设置 Vitis/Vivado 工具，然后运行 HLS 工程脚本以创建 HLS 设计，并导出该函数作为 Vivado IP。
make run PLATFORM=xilinx_zcu104_base_202310_1 VIVADO_SYN=1

PLATFORM - 这是开发板平台名称，通常可通过 PLATFORM_REPO_PATHS 环境变量找到，或者位于 Vitis 安装位置的 <Vitis Install>/base_platforms 内。

VIVADO_SYN - 该实参用于通过export_design 进程运行 Vitis HLS 工程，此进程会提供一个 ZIP 工程文件作为 Vivado IP。

您可选择通过如下命令打开 Vitis HLS 工程以查看结果和报告：vitis_hls -p remap.prj

注释：由于此 Vitis HLS 工程衍生自 Makefile，因此它不含 GUI 中用于直接重新运行 C 语言仿真或协同仿真所必要的标志和实参。您可检查 remap 文件夹中的 run_hls.tcl 文件，查看要为仿真添加的必要标志和实参。

或者，也可以重新运行以上 make 命令，添加相应的变量以便从命令行运行仿真（例如，CSIM=1 和/或 COSIM=1）。

第 2 节 - 创建 Vivado 平台工程

本节将逐步讲解如何以 ZCU104 作为目标器件，使用上一节中创建的 Vitis HLS IP来创建定制平台。

将上一节中创建并导出的 IP 复制到其自身的仓库位置中，然后打开 Vivado。

cd ../../../../.. #back to your base project directory
mkdir ip_repo
cp Vitis_Libraries/vision/L1/examples/remap/remap.prj/sol1/impl/ip/xilinx_com_hls_remap_accel_1_0.zip ./ip_repo
cd ip_repo
unzip xilinx_com_hls_remap_accel_1_0.zip -d remap_ip
cd ..
vivado

使用以下步骤创建并设置工程：
选中“Create Project”，单击“Next”
输入“Project Name”：remap_vivado，单击“Next”
选中“RTL Project”，此时请勿指定源文件，单击“Next”
在“Boards”选项卡上，选中“Zynq UltraScale+ ZCU104 Evaluation Board”，单击“Next”，然后单击“Finish”

打开工程后：
在左侧 Flow Navigator 中依次单击“Project Manager > Settings”
选择“IP > Repository”，单击“+”并添加 ip_repo 文件夹所在位置，然后关闭各窗口。

此时即可添加定制 IP 和其他平台块：
在左侧 Flow Navigator 中，依次单击IP Integrator > Create Block Design
为模块框图选择一个描述性名称，或者保留默认名称，然后单击“OK”
单击“+”添加 IP，然后选中 Remap_accel IP
单击“+”添加 IP，然后选中 Zynq UltraScale+ MPSoC IP
单击窗口顶部功能区中的“Run Block Automation”
确保已选中“Apply Board Preset”，然后单击“OK”。

现在，我们将配置 Zynq UltraScale+ MPSoC IP核，使其通过相应接口与此 IP 进行通信：
双击框图中的 Zynq UltraScale+ MPSoC IP核，执行以下更改。我们将为此设计关闭部分不使用的功能。
I/O Configuration：全部展开
Low Speed
Memory Interfaces
取消勾选 QSPI
取消勾选 SD 1
I/O Peripherals
取消勾选 CAN 1
High Speed
GEM
取消勾选 GEM 3
USB
取消勾选 USB 0（同时禁用 USB 3.0）
取消勾选 Display Port
取消勾选 SATA
PS-PL Configuration
PS-PL Interfaces
Master Interface
取消勾选 AXI HPM1 FPD（我们只需使用一个主接口即可）
Slave Interface
AXI HP
勾选 AXI HP0 FPD

完成上述更改后，单击“OK”对 Zynq UltraScale+ MPSoC IP核应用保存这些更改。

现在，我们可以使用自动连接将各IP彼此相连：
单击“Run Connection Automation”
选中“All Automation”并单击“OK”
单击“Run Connection Automation”（这第二轮运行将把属于此 IP 的其他 AXI 接口都连接到互连结构中）。
选中“All Automation”并单击“OK”

现在，设计应该如下所示，您可单击工具栏中的“regenerate layout”来自动重新排列各IP：
<center><img src="https://cdn.eetrend.com/files/2023-08/wen_zhang_/100573123-311829-ip.pn…; alt=""></center>

检查“Address Editor”选项卡。请注意，地址均为默认自动分配的地址，并且AXI 和 IP 控制的地址空间分别设为 0x0 和 0xA000_0000。
<center><img src="https://cdn.eetrend.com/files/2023-08/wen_zhang_/100573123-311830-fenpe…; alt=""></center>

回到“Diagram”选项卡中，单击工具栏上的“Validate Design”按钮，或者使用 Vivado 主窗口中的“Tools > Validate Design”确保设计不存在任何错误。

在“Sources”窗口的“Sources”选项卡中，展开“Design Sources”，右键单击当前block design，单击“Create HDL Wrapper”并选中“Let Vivado manage wrapper and auto-update”，然后单击“OK”。

在左侧 Flow Navigator 中，单击“Generate Block Design”，保留默认选项，然后单击“Generate”。您可在“Design Runs”选项卡中监控运行状态。
完成后，单击“Generate Bitstream”并单击“Yes/OK”运行必要的流程来生成比特流。待生成bit文件后，您可单击打开的对话框中的“Cancel”以继续而不执行任何操作。

现在，我们可将硬件平台导出成 XSA文件以供 Vitis 用于我们的应用。
在顶部工具栏上，依次单击“File > Export > Export Hardware”
选择“Next”
选择“Include bitstream”，单击“Next”
设置 XSA 文件名：remap_platform，单击“Next”，然后单击“Finish”。默认情况下，输出 XSA 文件将保存在工程的基本位置。

第 3 节 - 创建 Vitis 应用工程

鉴于已从 Vivado 导出平台，我们可以使用此文件来定义自己的平台并创建应用，以便在该平台内与 IP 通信并运行 IP。

打开 Vitis，然后导入 XSA：

vitis -workspace remap_ws

这将打开 Vitis GUI，并采用“remap_ws”作为工作空间。
创建应用工程
单击“Next”
从顶部选项卡中选择“Create a new platform from hardware (XSA)”，浏览找到上一节中的 remap_platform.xsa 文件，然后单击“Next”
设置应用工程名：remap_project，选中 psu_cortexa53_0 作为处理器，然后单击“Next”
保留默认域信息（独立操作系统），然后单击“Next”
选择“Empty Application (C)”模板，然后选择“Finish”

下载本文随附的参考文件。将这些文件解压到工程的基本目录中。

在“Explorer”窗口中，展开“remap_project_system > remap_project > src”，右键单击 src 并选中“Import Sources”，浏览找到保存的参考文件，选中并导入以下文件：
<li>remap_example_app.c</li>
<li>remap_input_image.h</li>
<li>remap_x_map.h</li>
<li>remap_y_map.h</li>

导入这些文件后，即可验证 remap_example_app.c 文件以确定应用正在执行的操作。总而言之，该应用会以 DDR 存储器中的输入图像和映射阵列数据来配置此 IP，并指令此 IP 处理数据，然后将其写回 DDR 存储器中。

此时即可构建平台并编译应用，以供在 ZCU104 评估板上直接运行。
在“Assistant”窗口中：
选中“remap_platform [Platform]”，使用构建按钮（锤子图标），等待出现“Build Finished”消息。
选中“remap_project_system [System]”，使用构建按钮（锤子图标），等待出现“Build Finished”消息。

创建过程所需时间因您的系统而异，可能耗费较长时间。

第 4 节 - 在硬件上运行应用

此时即可运行设计并验证 remap 函数的操作。

在“Assistant”窗口中，选中“remap_project_system [System]”，选中“Launch Hardware”并使用绿色“Run”图标。

运行完成后，请在器件仍在运行时选中 XSCT 窗口。如果此窗口未打开，请选择“Vitis > XSCT Console”

在控制台中运行以下命令：
xsct% source remap_memory_copy.tcl

注释：此脚本包含在参考文件内。您也可以指定指向该文件的完整路径，或者使用 cd 进入到相应的目录。

此脚本将读取存储器中的“input_buffer”和“output_buffer”数据，并将数据分别另存为 input.data 和 output.data。请等待出现完成消息后再继续操作。

创建 input.data 和 output.data 文件后，您即可运行 Python 脚本来确认 remap 函数是否已执行图像的水平翻转。按如下方式运行 Python 脚本：
python3 remap_convert_image.py

注释：此脚本需安装下列 Python 包：numpy 和 Pillow。这些包通常是通过 pip install numpy 命令和 pip install Pillow 命令来安装的。

此脚本将输出 input.png 和 output.png 这两个文件，分别表示发送到器件的输入图像和通过 IP 传递后的输出图像。
<center><img src="https://cdn.eetrend.com/files/2023-08/wen_zhang_/100573123-311831-tuxia…; alt=""></center>

原文资源: <a target="_blank" href="https://support.xilinx.com/s/article/000035309?language=en_US">Vitis Libraries Flow - Vision L1 remap function Zynq baremetal design example (xilinx.com)</a>