<strong>课程对象</strong>
希望有效利用 VHDL 进行数字设计的建模、设计和综合的工程师
<strong>必备条件</strong>
数字设计的基本知识
<strong>课程说明</strong>
这个综合课程将全面介绍 VHDL 语言。重点是编写可靠的可综合代码，以及足够的仿真代码以编写可行的测试平台。涉及结构、寄存器传送级（RTL）和行为编码风格。本课程主要针对 Xilinx 器件和 FPGA 器件。通过使用自顶向下的综合设计方法，可以将获取的信息应用于任何数字设计。本课程通过将精辟的演讲与实验相结合来加强对主要概念的理解。您还会了解到最佳的编码方法，该方法能够提升对 VHDL 的整体熟练程度，并为高级 VHDL 课程做好准备。 对 VHDL 知之甚少或者不了解的学生完成本课程学习之后，也能够编写高效的硬件设计和进行高级 HDL 仿真。
在此次为期三天的课程中，您将获得极为宝贵的动手操作的经验。
<strong>实验说明</strong>
本课程配合的实验提供了创建可综合 RTL 代码的实践基础。设计流程的方方面面都涵盖实验中。您可以对所有实验进行写入、综合、仿真和实现操作。实验的重点是编写代码，从而得到可靠的高性能电路。
<strong>软件工具</strong>
Vivado Design 或 System Editon 2018.1
<strong>硬件</strong>
架构：N/A*
演示板 : Kintex UltraScale FPGA KCU105 开发板或 Kintex-7 FPGA KC705 开发板*
* 本课程未重点介绍任何特殊架构。了解课内实验板的详细说明或其它定制方面信息，敬请联系当地授权培训机构。
<strong>获得的技能</strong>
完成这次全面的培训之后，您就会知道如何：
<li>实现用于综合的代码的 VHDL 部分</li>
<li>确定行为和结构编码风格之间的差异</li>
<li>区分用于综合的代码和用于仿真的代码</li>
<li>利用标量和复合数据类型来表达信息</li>
<li>利用并行和顺序控制结构来调整信息流</li>
<li>实现常见 VHDL 结构（有限状态机[FSM]、RAM/ROM 数据结构）</li>
<li>对基础 VHDL 设计进行仿真</li>
<li>编写 VHDL 测试平台和确定仅仿真结构</li>
<li>确定和实现最佳编码方法</li>
<li>优化 VHDL 代码来面向 Xilinx FPGA 内的特定芯片资源</li>
<li>在 Vivado Design Suite 环境下创建并管理设计</li>
<strong>报名联系方式</strong>
training@e-elements.com
training@v3best.com
了解课程安排以及学费和注册方面的信息，敬请点击： https://china.xilinx.com/training/courses/designing-with-vhdl.html