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本章节继续讲述IIC时序，之前已经讲述了IIC的传输方式，今天来讲述IIC的读时序、顺序读取时序。以便后边将EDID数据被读到主机。

使用两个DDR4控制器实现数据流水操作可以显著提高内存带宽和系统性能。这种设计通常用于需要高吞吐量的应用，如视频处理、科学计算、网络数据包处理等。

本章节介绍了如何在仿真中例化两个DDR4_IP核，通过仿真模型绑定各自的管脚，实现两个DDR4的分开控制。并进行了功能的验证

本章节主要讲述ECC的功能介绍并概括了ECC的实现方式及操作流程。简单介绍了ECC的控制器接口。

在上一章节中，我们已经把测试工程的顶层例化模块进行说明，今天来使用仿真测试在不同情况下四个通道进行读写，并呈现出仿真结果。

在之前的章节中讲述了ddr4的写模块和读模块接口信号和模块功能及时序分析，在本章节我们来把上述模块和IP使用信号连接，组成一个测试工程。

在上一章节中讲述了通过ddr4的写模块将测试模块中的写起始地址，写突发长度，写数据等信号通过axi4协议传输给interconnect。在讲述完ddr4写模块后，接下来继续讲述ddr4的axi读模块内容

在本章中描述了如何使用axi4协议将测试模块接口信号写进interconnect，其中需要注意的点是写地址和写长度的要求，需要在用户模块中根据自己的需求来定义这些信号。

在上一章节中使用仿真简单验证了interconnect的功能。本章节继上一章节来概述实现的具体过程。

本章节介绍了AXI Interconnect RTL IP核的功能特点、工作原理和应用场景，并详细介绍了IP核的应用配置。下一章节来用仿真观察四个通道同时读写DDR4内存的时序。