时序约束

时序约束主要包括周期约束，偏移约束，静态时序路径约束三种

创建时钟是针对代码中主时钟而言，创建时钟之前需要知道代码中的主时钟都是什么

一个设计的时序报告中，design run 时序有红色，裕量（slack）为负数时

最近研究vivado里的时序分析路径时，发现了3个很有意思的问题

为了更精确地进行时序分析，设计者还必须设定一些与运行环境相关的可预测变量和随机变量

今天我们就来详细分析一下，这个约束应该如何使用。

这个专栏，我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。