跨时钟域

跨时钟域为什么这么容易出问题？

由 judy 提交于周三, 28 一月 2026 - 10:19

跨时钟域（Clock Domain Crossing, CDC）是 FPGA 设计里最容易引发隐蔽 bug 的地方。要点：避免元稳态（metastability）并保证数据完整性。下面给出常用模式、示例代码与注意事项。

由 judy 提交于周三, 13 九月 2023 - 09:24

异步FIFO通常用于跨时钟域处理，是逻辑设计常用基础模块

由 judy 提交于周一, 11 九月 2023 - 14:58

FIFO：First in, first out，先进先出；其主要作用是：数据缓存

由 judy 提交于周四, 7 九月 2023 - 09:54

格雷码是一种反射二进制码编码方式

由 judy 提交于周一, 4 九月 2023 - 17:01

多bit信号跨时钟域的处理方法之一是握手法，也可以称作应答法

由 judy 提交于周二, 29 八月 2023 - 10:15

多bit信号跨时钟域如何处理呢？为什么不能使用两级打拍的方式呢？

由 judy 提交于周三, 1 二月 2023 - 09:10

由 judy 提交于周五, 25 三月 2022 - 15:39

FPGA内容的设计大都是以同步电路为基础，而同步电路的触发则需要统一时钟。时钟信号彷佛是电路的“心跳”，统一给“被管理的”触发器提供血液

FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个Slice中，比如下面的代码