7系列FPGA

Xilinx的官方文档在介绍FPGA的逻辑资源时通常是按照CLB（Configurable Logic Block）来介绍，把CLB作为FPGA里的最小逻辑单元。但是CLB是由2个slice构成，因此平时大家都把slice挂嘴边，称为最小的逻辑单元，很少提起CLB。因此本篇咱们就简要聊一聊slice的功能。对于大部分应用，咱们不必深入了解slice，写好代码后FPGA的开发软件会自动帮助咱们布局布线，所以本篇以了解为主，当然如果您是高级用户，是大佬级FPGA专家，就另当别论。

7系列FPGA的slice包含4个部分：

（1）逻辑功能产生器，也就是咱们常说的查找表，1个slice里包含4个6输入的查找表。

（2）存储单元，也就是常说的触发器，1个slice里包含8个触发器。每4个触发器为一组，可配置成D触发器或锁存器。

（3）多路复用器，也就是1位宽的数据选择器，数量非常多，足够使用。

（4）进位逻辑，它与本列的上下slice的进位逻辑相连，实现数据运算时的进位操作。

上篇仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA应用里都应该用到CMT模块。

上一篇咱们介绍了7系列FPGA的时钟区域内部结构，本篇咱们接着介绍如何实际操作时钟。不说其它的，直接先上两张图。

上一篇咱们介绍了7系列FPGA的整体时钟架构，知道了FPGA是由很多个时钟区域组成，时钟区域之间可以通过Clock Backbone 和CMT Backbone来统一工作。本篇咱们就说一下时钟区域的内部结构。