AMD x ALINX 嵌入式技术日回顾 | 边缘 AI、机器视觉 FPGA 解决方案 judy / 周五, 3 四月 2026 - 16:29 ALINX 展出多款基于 Spartan Ultrascale+、Virtex Ultrascale+ 及 Versal 系列板卡与解决方案 阅读更多 关于 AMD x ALINX 嵌入式技术日回顾 | 边缘 AI、机器视觉 FPGA 解决方案登录或注册以发表评论
AMD Kintex UltraScale+ 系列 FPGA 开发板速选 judy / 周五, 16 一月 2026 - 09:49 在中高端 FPGA 应用中,AMD Kintex UltraScale+ 系列通常用于对吞吐能力、接口规模和功耗控制都有高要求的系统。 阅读更多 关于 AMD Kintex UltraScale+ 系列 FPGA 开发板速选登录或注册以发表评论
FPGA 10G 以太网实现——基于 Zynq US+ Z7-P 开发板+FH1223 子卡 judy / 周二, 6 一月 2026 - 17:00 本教程基于 ALINX Zynq US+ MPSoC开发板 Z7-P+万兆以太网FMC子卡 FH1223,在 Xilinx 2020.1/PetaLinux 2020.1 开发环境下,完整演示如何在 Linux 系统中实现万兆以太网接口 阅读更多 关于 FPGA 10G 以太网实现——基于 Zynq US+ Z7-P 开发板+FH1223 子卡登录或注册以发表评论
FPGA Multiboot 功能实现——基于 ALINX Artix US+ AXAU25 开发板 judy / 周一, 5 一月 2026 - 15:22 本教程介绍如何在 ALINX Artix US+ AXAU25 FPGA 开发板上,通过 Multiboot 实现多个 bitstream 的存储与动态切换,并在配置失败时自动回退至安全镜像(Golden Image) 阅读更多 关于 FPGA Multiboot 功能实现——基于 ALINX Artix US+ AXAU25 开发板登录或注册以发表评论
FPGA 专业级开发平台性价比之选,ALINX Artix US+ PCle AXAU25 judy / 周二, 23 十二月 2025 - 17:11 在 FPGA 选型中,很多工程师会因为需要 16Gbps 的收发器而不得不选购昂贵的 Kintex 系列。但如果你的算法并不需要上百万的逻辑资源,这种为了带宽买逻辑的做法其实是巨大的成本浪费。 阅读更多 关于 FPGA 专业级开发平台性价比之选,ALINX Artix US+ PCle AXAU25登录或注册以发表评论
强强联手 | AMD 团队到访 ALINX,深化 2026 战略合作前沿布局 judy / 周三, 17 十二月 2025 - 10:29 此次交流强化了 ALINX 与 AMD 的战略纽带。未来,双方将继续聚焦FPGA与异构计算前沿,携手推进在高性能计算、医疗影像、工业视觉、自动驾驶等领域的方案创新与生态共建 阅读更多 关于 强强联手 | AMD 团队到访 ALINX,深化 2026 战略合作前沿布局登录或注册以发表评论
5G/6G 基带系统级验证,AXVU13G 如何缩短高速系统研发周期 judy / 周二, 16 十二月 2025 - 09:41 在高速光链路验证、5G/6G 基带原型、或复杂测试测量系统中,工程团队常常面临“链路跑不满速、算法跑不动、系统验证周期长”的困境。 阅读更多 关于 5G/6G 基带系统级验证,AXVU13G 如何缩短高速系统研发周期登录或注册以发表评论
同系列性能更强!面向高性能 AI 应用,AXU2CGB-I 有何亮点? judy / 周四, 13 十一月 2025 - 09:56 AXU2CGB-I 是一款基于 AMD Zynq UltraScale+ MPSoC XCZU2CG 的高性能 AI FPGA 开发平台,它在架构、存储配置与接口资源上进行了高规格设计 阅读更多 关于 同系列性能更强!面向高性能 AI 应用,AXU2CGB-I 有何亮点?登录或注册以发表评论
ALINX 携手 PhineDesign 亮相日本 DSF2025,用 FPGA 产品力响应时代技术浪潮挑战! judy / 周四, 23 十月 2025 - 14:48 ALINX 基于 FPGA/SoC 的 SoM核心板以强大的并行处理能力与低延迟特性,为 AI 推理与机器学习终端提供算力支撑,助力边缘设备实现更高效、更灵活的智能决策。 阅读更多 关于 ALINX 携手 PhineDesign 亮相日本 DSF2025,用 FPGA 产品力响应时代技术浪潮挑战!登录或注册以发表评论
如何在 Vivado 中使用 PLL IP 核生成多路时钟 judy / 周一, 29 九月 2025 - 10:05 本文介绍如何在 Verilog 代码中例化 PLL IP 核,编写 Verilog 仿真测试平台(Testbench),最后通过 JTAG 将设计烧录到实际的开发板。 阅读更多 关于 如何在 Vivado 中使用 PLL IP 核生成多路时钟登录或注册以发表评论