DDR

本文通过用RTL实现Fibonacci LSFR，对DDR实现误码率测试。并在RTL中实现注入错误码元的功能，模拟误码的情况

ddr模式寄存器配置

由 judy 提交于周一, 6 五月 2024 - 09:46

ddr在上电初始化后通过发送MRS命令配置模式寄存器。ddr上电后处于空闲状态时，可以发送MRS命令

由 judy 提交于周一, 22 四月 2024 - 09:37

DDR完成上电初始化后，将数据写入DDR要经过如下过程：ACT->WR->PRE

由 judy 提交于周五, 4 八月 2023 - 09:53

本文将向大家介绍如何使用DDR IP核的Native接口来对DDR进行读写操作

本文了解容性负载和感性负载对链路阻抗的影响。

对于电源电压，DDR SDRAM系统要求三个电源，分别为VDDQ、VTT和VREF。

由 judy 提交于周四, 22 九月 2022 - 10:05

本文重点介绍在FPGA设计中有关链表的方案以及一些难点。

GRL通过与FuturePlus的合作伙伴关系，扩大了全球七个实验室所提供的DDR和LPDDR内存测试服务组合

基于vivado2020.1和zcu102开发板(rev1.1)开发项目，工程涉及DDR4（MIG）和PL端多个读写接口交互的问题，通过AXI interconnect进行互联和仲裁（采用默认配置）。

Interposer作为HBM 2.5D集成的核心结构，通过TSV提供垂直互联大大缩短了连线长度，而且可集成不同工艺的芯片，不受工艺节点的限制。