DDR3

FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。本实验和工程基于Digilent的Arty Artix-35T FPGA开发板完成。

视频演示了 DDR3 内存的 Kintex-7 FPGA 接口功能。
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<font color="#FF8000"> 作者：OpenSLee ，来源：FPGA开源工作室 </font>

<strong> 1. 背景</strong>

这篇文章主要介绍了DDR3IP核的写实现。

<strong> 2. 写命令和数据总线介绍</strong>
DDR3 SDRAM控制器IP核主要预留了两组总线，一组可以直接绑定到DDR3 SDRAM芯片端口，一组是留给用户端使用的，框图如图1所示。
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201809/13693-396…; alt=""></center>

DDR3：使用流程

一. 配置过程
1>首先找到IP核
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201808/13290-388…; alt=""></center>

2>选择兼容的片子，这个ddr兼容K7系列的三个片子
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201808/13290-388…; alt=""></center>

<font color="#FF8000">作者：张凤麒，张延彬，王忠勇；2018年电子技术应用第7期</font>

<strong>摘要： 为了解决期货行情数据加速处理中多个通道同时访问DDR3时出现的数据读写冲突问题，实现了一种基于FPGA的DDR3六通道读写防冲突设计,完成了对单片DDR3内存条的多通道实时访问控制需求。通过ChipScope工具采样结果证明了设计的可行性，提高了并行处理的速度，极大程度地降低了期货行情数据处理中行情计算的时间开销，最高通道速率可达5.0 GB/s以上，带宽利用率可达80%以上，在多通道数据读写应用中具有很高的实用价值。</strong>

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