FPGA设计

说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。

FPGA基础设计：Verilog数据类型和表达式

由 demi 提交于周三, 13 十一月 2019 - 15:50

Verilog HDL中数据类型的作用是表示硬件中的数据存储和传输，总体上数据类型可以分为两类，代表不同的赋值方式和硬件结构。

FPGA基础设计：Verilog常数赋值、字符串、标识符

由 demi 提交于周五, 8 十一月 2019 - 10:53

按照Verilog 2005的标准：0-9、a-f、z、x称作数字位（digit）；表示数字正负的’+‘和’-‘视作一元操作符（unary operator）；常说的二进制、八进制、十进制、十六进制称作数字的基（base）；其在Verilog中的表示’b’、‘o’、‘d’、'h’称作基格式（base format）字符；表示常数的bit数称作size。

学习笔记：xilinx fpga设计流程

由 demi 提交于周四, 7 十一月 2019 - 14:29

输入设计：通过文本编辑器（.v文件），或者核生成器、或者原理图输入一个设计（.v文件）

在本篇文章中，主要介绍3种跨时钟域处理的方法，这3种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这3招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。

重温FPGA设计流程七：(纯Verilog实现数字频率计)

由 demi 提交于周一, 16 九月 2019 - 13:48

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

重温FPGA设计流程五：(调用DDS IP核产生正弦波)

由 demi 提交于周二, 3 九月 2019 - 09:51

创建工程，DDS_test。在IP Catalog中搜索DDS，选择其中一个DDS Compiler，双击打开。

重温FPGA设计流程四：(有限状态机)

由 judy 提交于周三, 28 八月 2019 - 10:52

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

重温FPGA设计流程三：(基于Verilog来设计流水灯)

由 judy 提交于周一, 26 八月 2019 - 10:59

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1。打开Vivado，创建一个名为design_test的空白工程。点击Add source或者Sources中的+号来添加或者创建一个设计源文件，点击Next。

重温FPGA设计流程二：(IP核应用-全加器)

由 judy 提交于周二, 20 八月 2019 - 10:41

软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1

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