Vitis

Vitis AI学习笔记(2): Vitis 开发套件的下载和安装

由 guanxiao_505740 提交于周一, 10 十月 2022 - 09:25

该方法不仅可帮助开发人员做出有关应用架构的重要决策，而且还有助于确定各种因素

由 judy 提交于周五, 8 七月 2022 - 15:18

虽然 FPGA 可使用 Verilog 或 VHDL 等低层次硬件描述语言 (HDL) 来编程，但现在已有多种高层次综合 (HLS) 工具可以采用以 C/C++ 之类的更高层次的语言编写的算法描述

在 Vitis 应用加速流程中，在可编程逻辑中实现和最优化 C/C++ 语言代码以及实现低时延和高吞吐量所需的大部分代码修改操作均可通过 Vitis HLS 工具来自动执行。

以下是在 Vitis™ 软件平台中创建 Platform Loader and Manager (PLM) elf 文件的步骤。在 Versal™ 器件中，PLM 在 PMC 内执行，并用于引导 APU 和 RPU。

在Ubuntu系统中，当试图在内核代码中设置断点的加速应用程序上运行仿真调试时，工具不会在断点上停止，而只会在主机代码断点上停止。

我在一个自定义平台上运行我的项目，而我的目标平台的Vivado项目在Vivado合成中使用了以下额外选项。当我运行Vitis链接器时，我看到以下错误。

本章描述了对您所执行的设计流程可能出现的各种问题进行调试的方法。

Vitis 嵌入式平台创建所需要注意的问题

由 judy 提交于周二, 22 二月 2022 - 16:36

系统主要采用官方JESD_PHY（免费），JESD_RX(评估版)，JESD_TX（评估版）三个IP核做测试，采用自发自收，外部GT引脚回环方式。其中，PHY采用4个LANE接收和发送数据，一般线速率为参考时钟的40倍