Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vivado中怎么做set_input_delay约束

由 guanxiao_505740 提交于周五, 26 十一月 2021 - 11:18

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。

我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？该项目有没有运行时序仿真的办法？

Vivado 设计输入纪事 - RTL 设计输入

由 joycha 提交于周四, 25 十一月 2021 - 10:09

这些实践旨在为用户提供快速入门指导，帮助其简要了解工具流程原理。我们选择了一项非常简单的设计，便于读者理解流程中的不同步骤。

关于Vivado的综合设置使用总结

由 judy 提交于周四, 25 十一月 2021 - 09:14

当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。

赛灵思亚太区资深战略应用工程师高亚军将为大家讲解Vivado设计套件，分享其在使用过程中的技巧和设计方法论。

Vivado快捷创建Vitis工程 (无需创建Platform Project）

由 guanxiao_505740 提交于周一, 15 十一月 2021 - 14:50

Vivado 2019.2开始就没有SDK了，需要在Vitis上创建应用工程。网上大部分都是创建Platform Project再创建Application Projet，然后在Application Projet里导入平台文件。其实一个简便的方法是直接创建Application Projett导入平台文件。

如何在 Vivado Design Suite 中定义 Verilog Macro？

如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱动器被禁用，在不全面重新安装 Vivado 的情况下，是否能够重新安装该驱动器？

学习如何在 ZCU104 评估板上使用 VCU、DPU 和 PL 来构建和运行视频分析示例应用。

在 Windows 下，我喜欢在批处理模式下运行 Vivado 仿真器。我创建了仿真批文件 (.bat) ，包含以下命令。当我运行批文件，执行第一条命令后脚本中止。如何正确在批模式下运行 Vivado 仿真器？

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Vivado 仿真器：我能在 Vivado 中从 VHDL 项目运行时序仿真吗？

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在不全面重新安装 Vivado 设计套件的情况下，是否能够（重新安装）安装 Xilinx USB/Digilent 线缆驱动器？

使用 Vitis 实现高性能嵌入式 Vivado 分析

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