Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

【Vivado那些事】如何查找官网例程及如何使用官网例程

由 judy 提交于周一, 23 十一月 2020 - 10:28

有的时候需要查找一些官网的例程进行学习和参考，但是总感觉无从下手，今天就教大家怎么利用官网和Vivado的Documention进行相关的操作。

OneSpin 工具可验证综合和实现过程（即 RTL 和综合网表）中任意两个步骤之间的功能等效性。本答复记录涵盖有关 OneSpin 支持版本的详细信息，以及设置 OneSpin 以测试 Vivado 综合生成的网表的基本流程。

本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。

当使用 Dynamic Function eXchange（部分重新配置）流程时，该工具报告显示成功生成了比特流，没有 DRC 错误，但生成的部分比特流不正确。部分比特流下载后，时钟停止运行。

Vivado Vitis 2020.1无法在Ubuntu部分版本上安装的解决办法

【新手入门】Vivado工程升级及板级信号调试

由 judy 提交于周五, 9 十月 2020 - 09:11

新手必看：Vivado工程升级及板级信号调试

Vivado除法IP注意事项

由 joycha 提交于周五, 4 九月 2020 - 11:36

这篇博客主要记录Vivado中除法IP的注意事项，遇见一些新的知识点应该做相应的笔记。

在本文中，我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作，以便将其用作为 Vitis 中的加速平台。

从多图对比看Vivado与ISE开发流程的差异

由 judy 提交于周二, 1 九月 2020 - 09:26

对 Vivado 和它的前一代设计套件，ISE 做一个组件功能上的平行比较和总结是很有用的。其目的是让那些具有在 ISE 下工作经验（但是不具有 Vivado 下经验）的人能够更快的适应新工具的各个特性。详细信息见下表。

【tcl学习】vivado write_edif

由 judy 提交于周二, 18 八月 2020 - 09:37

EDF文件可以直接导入Vivado，而无需Verilog源文件。

好处：

（1）避免沙雕队友修改源代码，则可以直接提交EDF网表文件。

（2）避免用户剽窃劳动成果,保护自己的知识产权。

（3）对于无需更改的设计复用，直接用EDF网表会贼方便。