MPSOC作为ZYNQ 7000的升级版，在接口方面其性能也大大增强；在一些高速数据采集的场合PS-GTR的PCIE Root Complex功能可以方便地外接WiFi模组、NVME等外设，进行数据的传输和保存

为什么Vitis HLS中的浮点累加器的精度与IEEE单精度浮点累加器不同？

本文以MRMAC IP为例，并在以太网IP的GT配置那页，选择GTM和156.25MHz时钟。

Xilinx 系统架构师 Pradeep Nallimelli 在 OCP '21 大会上发表演讲，探讨了 Xilinx Alveo™ U25N SmartNIC 的自适应架构如何加速企业用例

为了推断UltraRAM，你需要在所需的内部阵列上使用一个资源指令。

该演示展示了 Xilinx DPD 性能，分别来自 Ampleon 和 Wolfspeed 的高功率驱动器和末级 PA。该演示展示了 Zynq RFSoC DFE 以及 Xilinx 最新 DPD IP 如何线性化用于 C 波段的高功率宏系列。

每个新处理器都声称是最快，最便宜或最省电的，但是如何衡量这些声明和支持信息呢？

了解 Zynq Ultrascale+ MPSoC 的快速数据处理如何帮助 Elinvision 捕获人脚的准确测量值。

WWG（有线/无线通信部）执行副总裁兼总经理 Liam Madden 将与大家探讨如何灵活利用自适应计算提供的解决方案来适应 5G 基础设施的演进。

本文将为大家介绍FPGA原型验证的魅力，以及贸泽电子在售的极具市场竞争力的FPGA产品和相关的开发套件。

DDR接口信号分为DDR对外接口信号、用户应用接口信号和读写控制信号。对外接口信号直接与DDR芯片连接，用户应用接口信号为DDR控制器IP输出信号

本文描述了针对Versal® ACAP的PID控制器设计与模型合成器。

Vitis视觉库是一个FPGA加速视觉功能的集合，类似于OpenCV中的功能。虽然这些内核的实现并不依赖于OpenCV，但许多视觉库的功能都提供了示例设计测试平台，使用OpenCV来演示加速内核的功能。

最近几天读了Xilinx网站上一个很有意思的白皮书，名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节

本文说明了在Xilinx® Versal® AI Core器件上实现任意重采样的情况，其中控制器在可编程逻辑中，而繁重的计算被映射到AI引擎中。

在本文中，我们以vivado自带综合器为例、以verilog为编程语言，看看如何理解和利用警告信息排除代码中的小bug。

本文章探讨一下FPGA的时序约束步骤

本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。

AMD/Xilinx 发布了其 VCK5000 AI 推理卡的改进版本以及一系列直接针对 Nvidia 的 GPU 产品线的竞争性基准测试。AMD 表示，新的 VCK5000 的性能是早期版本的 3 倍，并且 TCO 是 NvidiaT4 的 2 倍。

为了便于修改Linux kernel代码，使用下面命令对Linux kernel代码进行格式重排。