系统主要采用官方JESD_PHY（免费），JESD_RX(评估版)，JESD_TX（评估版）三个IP核做测试，采用自发自收，外部GT引脚回环方式。其中，PHY采用4个LANE接收和发送数据，一般线速率为参考时钟的40倍

2021赛灵思自适应计算挑战赛答疑会1-4集锦

DDR3 SDRAM 简称 DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用， 特别是应用在涉及到大量数据交互的场合

根据ABI Research的最新报告指出，直至2027年，机器视觉(Machine Vision)将成为汽车、医疗保健、制造、零售、智能建筑、智慧城市、交通与物流等主要市场，数字化和自动化的关键支持技术。预计将达到360亿美元市场规模

训练好的模型在部署过程中的Vitis AI转换过程要经过优化、量化和编译等步骤。尤其是量化，可以通过三种不同的方式实现。

从傅里叶变换到小波变换，并不是一个抽象的东西，完全可以讲得很形象。小波变换有着明确的物理意义，如果我们从它的提出时所面对的问题看起，可以整理出非常清晰的思路

时钟信号在很大程度上决定了整个设计的性能和可靠性，尽量避免使用FPGA内部逻辑产生的时钟，因为它很容易导致功能或时序出现问题

本文提供有关使用 Zynq® UltraScale+™ MPSoC 的产品的 FIPS 140-3 认证的入门知识。

本文将指导用户，如何使用第二种方式产生的例子工程，添加自己的数据激励，用于完成自己所需要的仿真验证

BEL是最底层的基本元素，也可以叫atomic unit(原子单位)，BEL是FPGA中最小、不可分割的组件。BEL有两种：Logic BEL和Routing BEL。

Vitis HLS OpenCV库编译

所有工具和参考设计使用2021.2。编译和测试X86主机（Host）的操作系统是CentOS 7.9.2009。测试的单板是VCK190，测试的是CPM QDMA。

提供给7系列FPGA收发器中PLL的参考时钟的质量可以极大地影响发送抖动和接收抖动容限的性能。参考时钟的抖动或相位噪声在决定这种性能方面起着重要作用--相位噪声是首选的规范方法

如图所示， 源文件目录中haha文件夹下有一个hoho.h头文件。本来要包含这个头文件应该写成#include "haha/hoho.h"的，但是如果写成#include <hoho.h>的话，就需要把haha文件夹添加到include头文件包含路径中

老鸟的姿势学起来，用脚本进行modelsim仿真

所有工具和参考设计使用2021.2。X86编译主机的操作系统是Ubuntu 18.04.6 LTS。

先从运行一个创建一个项目开始吧。

赛灵思 Versal® 套件计算加速平台 (ACAP) 设计方法论是帮助 Versal 设计流程的一整套计算实践。这必须让用户进行这些设计的操作下载能力和复杂性，因此通过特定的步骤设计任务确保设计完成并成功完成。

ZCU104 开发板基于Xilinx 公司Zynq UltraScale +XCZU7EV-2FFVC1156 MPSoC器件设计，支持嵌入式视觉使用案例的许多常见外设及接口

过去几年里，计算行业见证了数据的大规模爆发以及机器学习（ ML ）与 AI 应用的激增。其结果是对更高吞吐量和实时计算能力愈发强烈的需求，与此同时还要保持灵活应变能力，以便跟上不断演进的工作负载需求和不断变化的协议。