【赛灵思Alveo大咖直播间】02——用 FPGA 玩转 Video+AI？腾讯云微瓴现身说法
赛灵思 Alveo 系列产品开发的视频 + AI 处理系统平台，使用分布式计算架构对视频处理进行设计及优化，在处理大规模视频流方面突破了 CPU 的瓶颈。对于直播流转码及音视频混合流任务，相对传统 X86 服务器，该系统在并发流量处理方面实现20-30倍的效率。
在线云观看 ｜ 加速 5G “破茧成蝶”，赛灵思四大精彩亮相 MWC 上海
赛灵思公司作为自适应计算的全球领先企业，将携最前沿的观点、技术、核心产品、解决方案与全球最佳实践“盛装亮相” MWC21 上海，与参会嘉宾共同探讨 5G 的创新应用，以及如何通过打造灵活应变的 5G 架构，加速 5G “破茧成蝶”。
Xilinx源语（Primitives）和宏（Macros）
源语（Primitives）-Xilinx库中最简单的设计元素。Primitives 基元是设计元素“原子”。Xilinx原语的示例包括简单缓冲区BUF和带有时钟使能和清除功能的D触发器FDCE。
【赛灵思Alveo大咖直播间】01——FPGA 如何助力金融科技腾飞
赛灵思Alveo 加速卡，为金融行业定制具有突破性的创新解决方案满足客户和监管机构的需求。本次邀请到赛灵思数据中心及金融行业众多专家，探讨FPGA如何助力金融科技腾飞。
自适应平台创见全新计算时代
随着智能互联设备的渗透，我们已来到半导体行业发展的拐点。这些智能设备充斥着我们的家庭、汽车、办公室、工厂、城市和云端。而实现无处不在的人工智能（ AI ）的代价在于，驱动这些设备的半导体器件所要承载的数据处理需求正呈指数级增长
【 ZYNQ Ultrascale+ MPSOC FPGA教程】第三十二章 PL读写PS端DDR数据
PL和PS的高效交互是zynq soc开发的重中之重，我们常常需要将PL端的大量数据实时送到PS端处理，或者将PS端处理结果实时送到PL端处理，常规我们会想到使用DMA的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过AXI总线来读写PS端ddr的数据，这里面涉及到AXI4协议，vivado的FPGA调试等。
泰克：引领数字时代，利用 Xilinx SoC 升级入门级示波器
由于优异的性能和丰富的功能集，泰克选择了赛灵思 Zynq-7000S SoC。借助 Zynq-7000S 器件，泰克可以更改 TBS1000C 的用户界面，使其与泰克的其他产品匹配。Zynq-7000S SoC 能够将记录长度增加 8 倍，并将波形捕获速率提高 10 倍，在缩短上市时间的同时，实现先进的软件功能和采集功能。
【下载】数字下变频在人工智能引擎上的实现应用说明
本文重点介绍在Xilinx® Versal™ AI Core器件中使用AI Engine技术的数字下变频链（DDC）设计。展示了一种将DDC功能映射到AI Engine阵列的创新方法，利用Versal ACAP的独特架构来提供高性能和高效率。
【视频】基于所关注的区域 (ROI) 的编码演示：系统与硬件架构
详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。 在详细了解硬件架构之前，先大概了解一下系统架构。 最后将介绍用于启动参考设计的资源。
Tattile: 永居前沿，借助赛灵思自适应平台实现未来愿景
机器学习 (ML) 技术正在强化交通部门的检测精度和数据分析能力。虽然该技术相对新颖，但它仍在不断演进发展中，且正在成为新的标准。智能交通摄像头广泛应用于收费系统、交通监控、安全保障等。这些系统的打造具有变革性的意义，因为与建设分流路线和更多道路的成本消耗相比，它们对于优化交通流，疏解交通拥挤和堵塞意义深远
Teledyne SP Devices推出持续数据传输速率为7 GB/s的12位数字化仪
ADQ32双通道12位数字转换器支持每通道2.5 Gb/s的同步采样，而ADQ33则支持每通道1 GS/s的同步采样，并具有开放的Xilinx Kintex Ultrascale KU040现场可编程门阵列（FPGA） 。这两款数字化仪为高容量应用而优化
【视频】基于所关注的区域 (ROI) 的编码演示：软件架构
通过本视频详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈， 接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十一章 FreeRTOS实验
Free RTOS实时操作系统运行环境，这里不深入探讨Free RTOS的具体使用。本实验以FreeRTOS Hello World做举例，并实现两个LED灯以不同间隔持续闪烁。本实验基于 “PL端AXI GPIO的使用”工程，硬件环境不需要修改。
Vivado Design Suite 用户指南：版本说明、安装和许可（中文版） (v2020.2)
本指南提供新版本的 Vivado® Design Suite 概述，包括有关新增功能和功能变更信息、软件安装需求以及许可信息。其中还提供了已知问题列表，并包含指向可提供最新信息的答复记录的链接。
【视频】赛灵思全新的SmartLynq+调试跟踪模块
SmartLynq+模块是一个高速调试和跟踪模块，主要面向Versal ACAP用户。在本视频中，我们将介绍SmartLynq+模块的主要功能和接口，它能够提供更强大的器件编程、软硬件调试、性能分析以及事件跟踪功能。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第三十章 自定义IP实验
Xilinx官方为大家提供了很多IP核，在Vivado的IP Catalog中可以查看这些IP核，用户在构建自己的系统中，不可能只使用Xilinx官方的免费IP核，很多时候需要创建属于自己的用户IP核