RISC-V算力芯片,能否打开下一轮突破的新空间?
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
【视频】不断变化的数据中心 - 第一部分(中文字幕)

在本视频中,Xilinx 专家 Steven Pope 博士讨论了数据中心面临的挑战以及为什么常见的 SmartNIC 无法跟上数据中心的发展。

首个基于FPGA开源200Gbps数据包逆解析器的设计

P4改变了网络格局,因为它允许表达自定义数据包处理。近年来,有几篇著作将P4程序映射到FPGA。但是,这些工作大部分都集中在实现数据包解析器或match action阶段。迄今为止,尚未有报道提出关于FPGA的通用数据包逆解析的原理。推荐一篇2021年FPGA顶会会议论文,介绍基于FPGA开源200Gbps数据包逆解析器的设计与实现。

ZC706千兆网测试(ZYNQ,FreeRTOS,Echo,lwIP,TCP,RGMII)

ZC706中,MAC 控制器与 PHY 通过 RGMII(Reduced Gigabit Media Independent Interface)接口进行连接,实现千兆网。

112G PAM4 收发器及其性能

该演示展示了测试芯片收发器的基本工作情况,用一款 GUI 显示线路速率、均衡值和误码率(显示的性能比适用规范的要求高出几个数量级)。有了基于 ADC 的高级接收器和在 DSP 中实现的 DFE/FFE,该测试芯片和 GTM 收发器可支持各种协议,从超低损耗 OIF-CEI-112G-XSR 到诸如 100GBase-CR4 等高损耗线缆互连,不一而足。

【Vivado那些事】Force Up-to-Date功能

在Vivado使用过程中,会碰到如下情况:设计代码已经编写完成,且仿真、综合或实现中的某一步骤已经通过,不需要再修改。此时可能需要添加一些注释代码,或者调整代码的格式,而任何修改都会导致状态更改为“Out of date”,提示用户更新设计。如何才能在不重新运行综合或实现的情况下解决这个问题?

【视频】SmartLynq +模块:抢先了解

SmartLynq +模块与 Versal ACAP 完美组合,可实现最佳生产力。本视频演示了通过高速调试端口(HSDP) 进行 Linux 下载有多快,并演示了 SmartLynq+ 模块提供的其他功能。

Vitis 2019.2 — 由 Ubuntu 16.04 机器上不兼容 GTK 版本导致的 Eclipse GUI 问题

由 Ubuntu 16.04 机器上不兼容 GTK 版本导致的 Eclipse GUI 问题

【下载】LDPC编码器解码器产品简介(v2.0)

低密度奇偶校验(LDPC)软IP内核支持LDPC解码和编码。所使用的LDPC码是高度可配置的,并且所使用的特定代码可以在逐个码字的基础上指定。

同步后的复位该当作同步复位还是异步复位?——Xilinx FPGA异步复位同步释放

针对异步复位、同步释放,一直没搞明白在使用同步化以后的复位信号时,到底是使用同步复位还是异步复位?比如针对输入的异步复位信号rst,使用本地时钟clk将其同步化以后得到一个新的复位信号sys_rst,当使用sys_rst时,是将sys_rst作为同步复位信号还是异步复位信号?

【视频】Xilinx Alveo SN1000 SmartNIC(中文字幕)

在本视频中,Xilinx 专家 Gordon Brebner 博士讨论了SmartNIC 的发展,P4 可编程能力标准以及 P4 如何解决线速数据包处理的问题。

Vivado版本升级导致的IP锁定的更新解决办法

vivado建立的工程经常会出现版本升级而导致的IP核锁定情况,本文以vivado 2019.2的版本打开旧版本为例,介绍两种更新方法

RFSOC-PYNQ系列资源在 FPGA'21 发布

在2月28日全球最顶尖的FPGA'21大会上,PYNQ团队发布了全新的RFSoC-PYNQ开源框架,示范应用,硬件平台以及丰富教学资源。此次发布不仅仅包括RFSoC-PYNQ框架,对应的Jupyter Notebook全部开源的应用实现。

总结了20个DDR3和FPGA部分的设计规范

总结了20个DDR3和FPGA部分的设计规范

解决三大痛点,加速SmartNIC普及

网卡( NIC )自 20 世纪 80 年代便已出现,到本世纪初,许多公司开始投身该领域进行创新。他们最初的重点是高性能计算( HPC )。尽管业务都在以太网上运行,但是,最强大的 HPC 集群是使用 Myrinet 或 Infiniband 创建的。这些网络的网卡被设计为可以绕过操作系统( OS )内核,直接与 HPC 应用通信,从而显著提升性能

【在线免费培训】启动Xilinx AI专用平台Versal ACAP

在活动中,您将了解最新的 xilinx Versal ACAP 平台及其组成模块,支持更灵活地实现加速系统。Versal独有的功能特性,如人工智能引擎(AIE)和片上网络(NoC),将在Vitis统一软件工具流程中覆盖支持。其主要目的是让您能将新的应用程序与Versal关联起来,并使您能够探索这个平台和工具。

点石成金,引领5G从技术连接走向价值联接

过去 16 个月的时间内,中国 5G 的发展尤其令人瞩目,已建成开通超过 80万个 5G 基站,5G 用户突破 3亿,这是个不错的开局。在这些数字的背后,5G 在行业市场的应用发掘和发展也是市场焦点。目前行业客户在从信息化、自动化向数字化、智能化转型的过程中都在积极的拥抱 5G 技术,也在思考如何利用新的连接和服务能力更好地为企业赋能。

【视频】Xilinx SN1000 SmartNIC:软件定义,硬件加速

了解全新 Xilinx Alveo SN1000 SmartNIC。

AI+城市交通|以算力与灵活性降本增效

机器学习 (ML) 技术正在强化交通部门的检测精度和数据分析能力。作为新技术,机器学习仍在不断演进发展,且新的技术标准也在制定中。广泛应用于收费系统、交通监控、安全保障等场景的智能交通摄像头系统,对于交通管理具有变革性的意义。

Vivado2020.1 Vitis

vivado2020.1的SDK是不是找不到了?对的,他已经摇身一变,集成进入了vitis,那么他如何使用?以及常见的问题?我们汇总一下:

人工智能引发能源问题,我们该怎么办?(三)

在本系列的前几篇文章中 ,我们讨论了 Dennard Scaling 和摩尔定律的细目以及对专用和适应性加速器的需求。 然后,我们深入研究了功耗问题,并讨论了网络压缩的高级优势。在这第三篇文章中,我们将探讨专门构建的“计算有效”神经网络模型的优点和挑战。