TVM最大的特点是基于图和算符结构来优化指令生成，最大化硬件执行效率。其中使用了很多方法来改善硬件执行速度，包括算符融合、数据规划、基于机器学习的优化器等。它向上对接Tensorflow、Pytorch等深度学习框架，向下兼容GPU、CPU、ARM、TPU等硬件设备。

本文描述Versal™设备中可用的SelectIO™资源。

本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析

本视频简要介绍了 Vitis AI Edge IP 的计划和架构，包括全新 1.3 版本中的新增功能。

4月22日-23日，赛灵思举办 Adapt China：Vivado专场，特邀Vivado专家团队，与您分享 Vivado 在设计自动化集成、IP子系统复用和加速设计收敛等方面的方法和技巧。

本文以99阶FIR低通滤波器为例，学习使用matlab的fdatool工具箱设计滤波器，并将滤波器系数导出到.coe文件，联合Vivado进行FPGA的FIR滤波器设计

中文版 Parallel Programming for FPGAs(pp4fpgas， FPGA并行编程-以数字信号处理为例)是本公众号最受欢迎的内容之一，中文书稿和开源项目截止目前已有数万的访问量。这本书也是许多不熟悉FPGA的开发者在从PYNQ入门后，进行算法硬件实现的第一本入门宝典

赛灵思Vitis AI开发环境的正确安装姿势

Xilinx自适应器件的灵活性和可配置性与IP和工具产品相结合，可显著提高安全处理性能。

本视频快速介绍 Vitis AI Model Zoo 的计划和内容，包括全新 1.3 版本中的新增功能。

因为 BD 中连线太多，所以想自定义下 interface 简化连线，定义好了一个 interface，但当准备在自定义 IP 中指定它时，发现我把一个信号的方向搞错了，应该定义成 out，但实际定义成了 in，所以想简单的改一下方向。

Alveo 加速卡除了有我们 ultrascale+系列的芯片以外，还有 TI 的 MSP432，它的作用就是监控板子的状态，比如电流电压温度等信息。主控端可以通过 FPGA，访问 MPS432，然后获取这些信息。那么怎么样简单的获得这些信息呢，为此我们准备了 CMSIP。

本视频介绍了Vitis和Vitis-AI，将重点讲解Vitis-AI的设计流程以及如何在边缘和云端器件上进行部署。

AXI4协议是一个点对点的主从接口协议，数据可以同时在主机（Master）和从机（Slave）之间双向传输，且数据传输大小可以不同。AXI4中的限制是一个突发事务（Burst）最多可以传输256个数据，AXI4-Lite只允许每个事务传输1个数据。

作为音视频行业各种设备制造商的供应商，客户经常会来咨询，我们认为哪一种 IP 音视频传输标准将最终胜出。我们看到广播行业曾经出现过这样的不确定性和混乱时期。当时存在多项相互竞争的协议，竞相角逐同样的应用，造成整个行业在一段时间里踌躇不前，发展停滞。

在探索宇宙的道路上，无数顶尖的科学家、企业都为之做出了自己的贡献。可以说，人类对宇宙的征途，是所有相关人员、企业的智慧结晶。作为自适应计算的领军者，赛灵思在充满未知的宇宙探索领域，贡献了不可忽视的力量。

赛灵思 UltraFast™ 设计方法旨在帮助简化当今器件设计进程的最佳实践，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛提供推荐方法背后的原理，以支持用户制定出明智的设计决策。

具有“工程师的眼睛”美称的示波器，是如今数字时代设计、制造、维修电子设备时不可或缺的工具。它能帮助工程师查看时域和射频域中的各种模拟信号和数字信号、观察高速数字总线的信号完整性或检查电源的电压和电流

赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。Versal ACAP从设计之初即采用正确方法并尽早关注设计目标（包括 IP 选择和配置、块连接、RTL、时钟、I/O 接口和 PCB 管脚分配）至关重要。

从 NAND 闪存启动 Zynq-7000 SoC 器件时，BootROM 中的 NAND 驱动在 NAND 参数页面 (Parameter Page) 中执行读取时不会对输入进行验证。如果从参数页面读入的备用字节包含恶意的非法值，则会导致缓冲器上溢，从而可能导致执行任意代码。