Enyx 开发框架 (nxFramework) 是一个软硬件开发环境，旨在为金融行业高效构建和维护超低时延的 FPGA 应用。nxFramework 建立在 10 年的研发基础之上，是所有 Enyx 现成解决方案的基础，可为客户提供管理一系列大量应用的工具链。

MicroBlaze可以使用AXI BRAM存放数据和指令。有些客户软件很大，需要把AXI BRAM的空间做到最大。AXI BRAM底层是Block RAM或者Ultra RAM。器件的Block RAM或者Ultra RAM个数，决定了AXI BRAM的大小。在ZCU106单板上，有312个Block RAM，有96个Ultra RAM。客户需要1MB存储空间。

来自上海科技大学的SkrSkr队脱颖而出获得亚军。作品以2019年DAC-SDC的双料冠军iSmart3的开源方案为基础，进行了量化算法、加速器以及系统三个层级的优化，实现了速度x2.4，精度+1.5%，能效x1.4

在ZYNQ的地址分配中，可以将每一个Slave接口定义为一个存储器映射，其由一个或多个地址块（目前只遇到过一个地址块），存储区和子空间映射元素组成，可以通过从属接口访问存储器映射

Report QoR Assessment (RQA) 用于详述您的设计 QoR 目标实现的可能性。如果此命令返回的结果与您的期望不符，那么本篇博文包含了有关您可采取的后续行动的附加信息。本篇博文不仅适合首次使用这些命令的新用户，对于有经验的用户应该同样很实用。

从2018年设立DAC-SDC开始，每年都会吸引全球百支知名研究团队参与角逐，与计算机视觉类的国际知名目标检测比赛不同，DAC-SDC对高精度、高效率的追求不仅仅停留在算法层面，其更注重考察基于软硬件协同的系统构建能力，即参赛设计不仅要提高复杂场景中小物体精准检测的能力，还需要考虑整个硬件系统在图像处理速度和功耗方面的要求

赛灵思与全球发展速度最快的硬件学习、编程与构建开发者社区Hackster.io携手推出的首届赛灵思自适应计算挑战赛一上线就收到了广大开发者和初创企业的踊跃报名。在报名过程中，也遇到了不少开发者和初创企业发来的疑问，Xilinx技术社区今天给各位带来一一解答

本例程主要使用Vivado 调用ROM IP核，用含有正弦曲线的.coe文件初始化ROM，最终通过仿真实现波形的显示。

在这个全民直播的时代， 视频直播远没有看上去那么美好，直播卡顿、画面模糊失真等等问题，简直防不胜防。而对于视频直播服务提供商来说，带宽、流量、视频转码等多方面的影响，使得他们也同样面临前所未有的挑战。

Vitis™ AI 开发环境是 Xilinx 的开发平台，适用于在 Xilinx 硬件平台（包括边缘器件和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力

近日，赛灵思公司与美国 Quester 公司联手推出一款可扩展数字化多光束快闪激光雷达。一石激起千层浪，包括机器人和自动驾驶出租车在内的 15 个不同市场均将从此收益，交通行业也将因此迈上发展新台阶。

自从工信部 2019 年 6 月初发放 5G 牌照以来，中国 5G 建设一直在不断加速，预计 5G 基站数量将在 2020 年超过 50 万个。由于 5G 技术目前仍处在快速更新状态，因此基站必须具备足够的灵活性以应对技术的持续优化，这就为可编程芯片提供了广阔的舞台。作为全球首屈一指的 FPGA（现场可编程门阵列）供应商，赛灵思也迎来了全新的发展机遇

本次系列研讨会将由赛灵思战略应用高级工程师 Lauren Gao（高亚军）带领大家从基础到进阶，一站式领略 Vivado 这款神奇的开发工具。

赛灵思 Kintex® UltraScale+™ FPGA 支持 -3、-2 和 -1 速度等级，其中 -3E 器件性能最高。-2LE 器件和 -1LI 器件可以 0.85V 或 0.72V 的V_CCINT 电压工作，并提供更低的最大静态功耗。使用以 V_CCINT = 0.85V 工作的 -2LE 和 -1LI 器件时，L 器件的速度规格与 -2I 或 -1I 速度等级相同。以 V_CCINT = 0.72V 工作时，-2LE 和 -1LI 器件的性能以及静态和动态功耗都将下降。

本文包含对应于 DC 和 AC 开关特性的 Kintex® UltraScale+™ FPGA 规格。

得益于人工智能的发展，它在机器人、物联网和智能个人助理（如Siri和Alexa）等方面创造了惊人的发展。那什么是人工智能呢？人工智能最简单的定义是：收集有关世界的数据，并利用这些数据进行短期和长期的预测。

fifo是FPGA中使用最为频繁的IP核之一，可以通过软件自动生成，也可以自主编写。下面介绍vivado的fifo生成步骤

<center><img src="http://xilinx.eetrend.com/files/2020-07/wen_zhang_/100050386-101903-zig…; alt="赛灵思自适应计算挑战赛"></center>

2020年7月21日，由集成电路自动化设计顶级会议DAC主办的第三届【低功耗目标探测系统设计挑战赛】落下帷幕，本届比赛旨在为终端设备设计高精度且高能效的物体检测系统，共吸引了来自全球多个知名研究机构共80支队伍参加，竞争非常激烈。来自北京工业大学的BJUT_Runner团队和上海科技大学的SkrSkr团队包揽冠亚军

FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多。但我们大多数的工程还是无法避免使用HDL来连接两个module

本章将着重讲述TLP的数据链路层组成与操作，上一篇更新应该为第五讲，数据链路层位于事务层和物理层之间，使用容错和重传机制保证了数据传输的完整性和一致性，此外，数据链路层还需要对PCIe链路层进行监控和管理。