ORB特征是一种图像识别、追踪和匹配中常用的特征，大名鼎鼎的ORB-SLAM就是使用的这一特征。它提取FAST特征点，并通过特征点附近的窗口矩计算特征点的方向，含方向的FAST特征也被称为oFAST特征。对提取到的oFAST特征，进一步计算BRIEF描述子。ORB特征包含了两部分，一是特征点位置，二是它的BRIEF 256位描述子

第三届2020年人工智能大会盛大开幕，受疫情影响，今年AI大会由线下改成了线上举办，赛灵思人工智能业务高级总监姚颂带来了《AI芯片技术与产业发展路径》的演讲。

Vitis™ AI 开发环境是 Xilinx 的开发平台，适用于在 Xilinx 硬件平台（包括边缘器件和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力。

医用超声拥有众多显著优势，是目前最为广泛接受和使用的诊断成像方式。在本白皮书中，赛灵思就介绍了处理器件和新的开发环境如何实时地轻松实现这些先进的成像方法。赛灵思 Versal™ 自适应计算加速平台 (ACAP) 器件与赛灵思 Alveo™ 数据中心加速卡可部署在工作站或服务器上，是实现 SA 和 PW 方法的理想硬件选择

纵观 AI 发展，2020 年的我们身处何地？是黄金时代？还是寒冬前兆？AI 芯片现状如何，未来将走向何方？赛灵思将为 AI 发展带来什么价值？
且听原深鉴科技 90 后 CEO 姚颂（现赛灵思人工智能高级总监）为您解读

本文提供了此次演讲的音频、视频以飨读者，同时用文字的形式为大家分享酆毅演讲内容要点，献给所有致力于解决智能制造升级转型挑战的人们。

一些 5G 系统的制造商正在转向更高水平的硬件集成，并在片上系统(SoC)设备中整合射频转换器和基带处理引擎，以解决功耗和电路板空间问题。虽然这种集成有好处，但负责这些系统表征的工程师面临着访问数据的新挑战，因为之前的独立射频数据转换器现在将与 FPGA 和处理器在同一芯片上进行组合

FPGA 器件凭借强大的功能、灵活性和即时可用性形成极具吸引力的业务驱动力，掀起了一场广泛采用 FPGA 来实现系统 PCB 设计的浪潮。很显然，FPGA 器件的上市时间优势和容量/性能特性已兑现其产品承诺，成为更多资本资源密集型定制 IC/ASIC 解决方案的可行替代方案

Zynq® UltraScale+™ RFSoC ZCU208 评估套件是面向开箱即用评估及前沿应用开发的理想 RF 测试平台。该套件包含 UltraScale+ RFSoC ZU48DR，其集成 8 个 14 位 5GSPS ADC、8 个 14 位 10GSPS DAC 以及 8 个软决策前向纠错 (SD-FEC) 内核，专为快速启动 RF 类应用而设计。本文详细描述了ZCU208板的特点。

在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。

2019 XDF 演示文稿：RFSoC 工具和多频带支持示例

在上篇文章中了整理了一些针对开发者参加本次挑战赛的常见问题并解答，本期文章将对初创企业参赛的一些常见问题整理并解答。

这大半年一直在做一个高速板卡FPGA相关的方方面面的工作，包括前期FPGA架构布局设计，管脚验证，后期实现资源优化，最后到板卡调试。过程曲折艰辛，但是也收获良多。今天在这里记录下工作中零零散散的记录下来。

本次系列研讨会将由赛灵思战略应用高级工程师 Lauren Gao（高亚军）带领大家从基础到进阶，一站式领略 Vivado 这款神奇的开发工具。

赛灵思人工智能高级总监姚颂为大家详解AI芯片技术与产业发展路径

Megh 开发了视频分析解决方案 (VAS) 来解决零售供应链中的库存损耗问题。该解决方案主要针对不同的使用案例，包括零售场所的防欺诈、制造中的库存跟踪，以及物理安全的视频监控等。 该解决方案在 Megh 的实时分析平台上运行，该平台可将整个实时分析流水线映射到集成在用户应用中的多个联网 FPGA 中

Zynq® UltraScale+™ RFSoC ZCU208 评估套件是面向开箱即用评估及前沿应用开发的理想 RF 测试平台。该套件包含 UltraScale+ RFSoC ZU48DR，其集成 8 个 14 位 5GSPS ADC、8 个 14 位 10GSPS DAC 以及 8 个软决策前向纠错 (SD-FEC) 内核，专为快速启动 RF 类应用而设计

此次“自适应计算挑战赛”面向所有独立开发者和初创企业。比赛要求使用 Vitis / Vitis AI 在 Xilinx 平台上实现算法和应用的硬件加速。获奖者将获得奖金！ 立即注册并开始设计吧！

在Xilinx平台上，可实现的PTP精度受所用架构而不是硬件的限制。这是一种范式转换，它使开发人员可以在仍使用标准硬件平台的情况下达到其应用程序所寻找的精度。

有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实