RISC-V算力芯片,能否打开下一轮突破的新空间?
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
Vivado约束技巧——XDC时钟约束

XDC 是 Xilinx Design Constraints 的简写,但其基础语法来源于业界统一的约束规范SDC。XDC 在本质上就是 Tcl 语言,但其仅支持基本的 Tcl 语法如变量、列表和运算符等等,对其它复杂的循环以及文件 I/O 等语法可以通过在 Vivado 中 source 一个 Tcl 文件的方式来补充。

PCIE原理:PCIE地址是如何映射的

本文以xinlinx FPGA PCIE为例,选择集成AXI的PCIE结构为例,说明AXI接口读写地址是如何映射成PCIE读写地址的。

XDF2019,12月3日相约北京!

明天,一年一度的赛灵思软硬件开发者盛会--XDF 2019 就要在北京国家会议中心隆重召开了!今年的大会三站中有诸多亮点,会后将有精华总结。对比美洲与欧洲2个会场,亚洲站的特色项目对于技术从业者们更是非常友好......我们明天不见不散!

PYNQ 经典项目分享之 - Hello World

此项目解释了如何在FPGA上使用resizer IP来调整图像的大小。其中对比了两种图像大小调整的解决方案的运算速度,其中之一为使用Python Image Library通过软件算法实现图像大小调整,另一种使用Xilinx xfopencv library实现了在FPGA上硬件加速的图像大小调整。

全天在线答疑:赛灵思专家团借中文论坛为 XDF 打 CALL

注册成为赛灵思中文论坛用户以后,您将可以在论坛发布您在 XDF 亚洲站参会期间所遇见的技术问题,从而获得赛灵思技术专家的在线实时回答!

继北京站成功之后,Xilinx硬件视频加速技术专场深圳站报名开启!

从AI到编码、转码,硬件加速方案正在扮演越来越重要的角色。12月13日·深圳 | LiveVideoStack联合赛灵思出品【赛灵思视频加速技术】专题,将展现基于FPGA的硬件加速特性,在视频、图片编码与转码以及AI计算方面带来的收益。

FPGA基础设计:Verilog行为级建模(过程赋值)

使用逻辑门和连续赋值对电路建模,是相对详细的描述硬件的方法。使用过程块可以从更高层次的角度描述一个系统,称作行为级建模(behavirol modeling)。

“海量图片 轻松搞定” | 深维科技将在赛灵思开发者大会现场演绎超强算力

12月3日-4日,赛灵思开发者大会2019亚洲站将在北京拉开帷幕。作为全球领先的FPGA异构计算加速方案供应商,深维科技将隆重亮相此次峰会,并向行业观众展示超强算力的JPEG2WebP转码/缩略图加速方案,诚邀您感受“海量图片、轻松搞定”的愉悦。

2019 全球超算大会:冲刺艾(百亿亿)级计算能力最后一英里,赛灵思要带你一起飞!

随着云计算、人工智能及数据分析的出现,传统超级计算机运行复杂科研及工程应用之间的界限逐渐模糊。HPC 的羽翼覆盖面不断扩大,大多数人看到的是企业数据中心的大量应用,还有传统的天气仿真和计算流体动力学等领域的应用,而一些崭新的应用领域,也开始涌现大量用例,比如事务处理、数据挖掘和软件开发等等领域。

FPGA 即服务: Xilinx 与 AWS 展示领先企业强强联手技术合作的巨大成效

在10月份举办的 2019 XDF 上,赛灵思CEO Victor Peng 邀请亚马逊网络服务 (AWS) 业务发展高级总监 Gadi Hutt、亚马逊 Sagemaker Neo 及 AWS 人工智能工程总监 Vin Sharma 登台,通过分享双方基于FPGA 即服务 (FaaS) 紧密技术合作所创造的一系列成果,展示了领先企业技术合作的宝贵价值。

XDF 数据中心分会场议程出炉:如此阵容,错过要哭了!

倒计时,最后五天! 赛灵思开发者大会-亚洲站(XDF Asia)马上开始!

SystemVerilog 中的联合 (union)

在 SystemVerilog 中,联合只是信号,可通过不同名称和纵横比来加以引用。其工作方式为通过 typedef 来声明联合,并提供不同标识符用于引用此联合。 这些标识符称为“字段”。

ZYNQ基础系列(二) IO口模拟HDMI

HDMI主要用于给高清显示设备传输视频和音频数据,除了使用专门的HDMI芯片外,当然还可以用ZYNQ的PL部分产生相应的时序,本文就是用FPGA的IO口与HDMI显示设备直接进行通信。

【干货分享】Verilog中阻塞和非阻塞赋值金规

对于VerilogHDL语言中,经常在always模块中,面临两种赋值方式:阻塞赋值和非阻塞赋值。对于初学者,往往非常迷惑这两种赋值方式的用法,本章节主要介绍这两种文章的用法。其实,有时候概念稍微不清楚,Bug就会找到我们,本文扫清阻塞赋值和非阻塞赋值所有的障碍。

创新湿地 | XDF产学研合作专属论坛

工业界和学术界之间紧密合作支撑了人才、创新,初创,尤其是企业中的新兴技术的输送。本论坛将重点研讨Xilinx在中国人才培养、研究支持、开源社区和创业孵化提供的支持。

关于verilog中的signed类型

在数字电路中,出于应用的需要,我们可以使用无符号数,即包括0及整数的集合;也可以使用有符号数,即包括0和正负数的集合。在更加复杂的系统中,也许这两种类型的数,我们都会用到。

Xilinx-7Series-FPGA高速收发器使用学习—RX接收端介绍

上一篇博文介绍了GTX的发送端,这一篇将介绍GTX的RX接收端,GTX RX接收端的结构和TX发送端类似,数据流方向相反,不过和发送端也有一些区别.....

PCIE原理:PCIE的BAR0/1是如何配置的?

RC端通过配置TLP读写EP端PCIE的BAR0/1寄存器,确定EP端PCIE的存储空间。其中配置TLP需要用到总线号,设备号,以及功能号。

SGMII接口前导码小于7个字节55的情况

在使用Xilinx FPGA芯片中SGMII IP核进行千兆以太网调试时,经常会遇到以太网接口收到的前导码长度不足7个字节55的情况,但这种情况确实正常现象。这就要求在设计代码处理前导码时不能将55的个数作为判据,而是只要有55转换为D5,就应该认为前导码接收成功了。

如何提高FPGA的运行速度

对于设计者来说,当然希望我们设计的电路的工作频率尽量高。我们也经常听说用资源换速度,用流水的方式可以提高工作频率,这确实是一个很重要的方法,今天我想进一步去分析该如何提高电路的工作频率。