<strong>简介</strong>
在XILINX官网上看见了一些SDSoc的介绍视频，感觉这个工具很强大，我之前也有一点点VIVADO+HLS的学习经历，感觉会为学习SDSoc提供一些帮助，所以就尝试学习学习。

先从最基础的点亮一个LED入手，通过对官方资料的学习，惊奇的发现官方给的例程都是对算法加速，而没有一些入门例程，比如说点亮一个LED（可能是太简单了官方不屑说，也有可能是我没找到）。

我用的是ZedBoard开发板，SDSoc版本2017.4，Win10 64位系统。这个例子是我用ZedBoard开发板点亮一个直接连在MIO7上的LD9。

<strong>描述</strong>
UltraScale+ GTH 可实现实时无中断眼扫描。用户可同时接受数据并查看平衡信号眼扩展，以实现在不丢失一个比特位的情况下，全面控制 BER 及信号裕量。

所需的大多数信息都可在 (UG576) UltraScale 及 UltraScale+ GTH 的 RX 裕量分析中找到。

本答复记录将向您介绍一个逐步运行手动眼扫描的简单案例。

<strong>解决方案</strong>
IBERT 中已实现眼扫描特性，其中 GUI 有助于完成眼扫描的简单定制而且 IBERT 可自动驱动眼扫描。

眼扫描程序在 IBERT 外部实现时，例如与用户应用平行，我们可以参考“手动眼扫描”。

<strong>概况</strong>

<font color="#FF8000">作者：赛灵思工业物联网战略部 Chetan Khona</font>

<strong>智能互联产品背后的心理学</strong>

如果采用适当的质疑心理去思考为什么现在所有东西都套上了只能互联的噱头，你也许就会进一步想到：“它们真的都需要互联互通吗？”比如说蓝牙电动牙刷搭配的手机 app，我至今都没有使用过这类技术和工具，但一样每天早晚把牙刷的干干净净。所以真正的答案在于“人的心理”，而不在于“科技本身”。至少对我来说是这样的（此处应有前情回忆 BGM）：那是2011 年的春天，《Wired》杂志发表了一篇关于反馈回路的文章，而且并不是用来设计锁存器和触发器的那类反馈回路。

这篇文章提出反馈回路包括四个阶段：

1. Matlab中数组元素引用有三种方法：
<li>下标法(subscripts)</li>
<li>索引法(index)</li>
<li>布尔法(Boolean)</li>

注意：在使用这三种方法之前，大家头脑一定要清晰的记住，Matlab中数组元素是按列存储(与Fortran一样)，比如说下面的二维数组：
A=
8 1 6
3 5 7
4 9 2

本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。

涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。

本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整性，保证实验的可重现性。 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍。

Xilinx 器件可通过精选芯片工艺和功耗架构为所有产品组合实现高电源效率，包括 Spartan-6 系列及 7 系列、UltraScale 以及 UltraScale+ FPGA 和 SoC。对于每一代产品，Xilinx 都不断提升其节电功能，包括工艺改进、架构创新、电压缩放策略以及高级软件优化策略等。以下是特定产品组合功能的详细信息、芯片工艺优势和基准比较。电源估算、热模型、全面软件支持和演示板现已开始针对所有产品系列公开提供。

<strong>一、梯度下降法</strong>
在机器学习算法中，对于很多监督学习模型，需要对原始的模型构建损失函数l，接下来便是通过优化算法对损失函数l进行优化，以便寻找到最优的参数θ。在求解机器学习参数θ的优化算法中，使用较多的是基于梯度下降的优化算法(Gradient Descent, GD)。

梯度下降法有很多优点，其中，在梯度下降法的求解过程中，只需求解损失函数的一阶导数，计算的代价比较小，这使得梯度下降法能在很多大规模数据集上得到应用。梯度下降法的含义是通过当前点的梯度方向寻找到新的迭代点。

本文是该系列的第6篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程；第4篇对设计进行了资源分析。本文将在此基础上，讨论如何对设计进行优化，以及介绍System Generator可以导入MATLAB的工作区（workspace）变量的特性。

<strong>ADC</strong>
ADC是模数转换器转换器 的供应商的英文简称，是一种能将模拟信号转变为数字信号的电子元件。通常是将信号采样并保持以后，再进行量化和编码，这两个过程是在转化的同时实现的。

<strong>ADC的转换步骤</strong>
　　模数转换一般要经过采样、保持和量化、编码这几个步骤。在实际电路中，有些过程是合并进行的，如采样和保持，量化和编码在转换过程中是同时实现的。

　　采样定理：当采样频率大于模拟信号中最高频率成分的两倍时，采样值才能不失真的反映原来模拟信号。

今天，IEEE Spectrum发布了最新的第五届年度编程语言交互排行榜！Python不但雄踞第一，在综合指数、用户增速、就业优势和开源语言单项中，全部霸占榜首。人生苦短，你还不用Python吗？

今天，IEEE Spectrum发布了最新的第五届年度编程语言交互排行榜！

这个榜单综合了9个来源的11个指标，对47种编程语言的流行程度进行排名。

当然了，每个程序员都有自己心目中“最好的语言”，不同的程序员有不同的需求和感兴趣的领域，因此，IEEE Spectrum没有将所有这些指标合并整成一个唯一的排名。

<font color="#FF8000">作者：张凤麒，张延彬，王忠勇；2018年电子技术应用第7期</font>

<strong>摘要： 为了解决期货行情数据加速处理中多个通道同时访问DDR3时出现的数据读写冲突问题，实现了一种基于FPGA的DDR3六通道读写防冲突设计,完成了对单片DDR3内存条的多通道实时访问控制需求。通过ChipScope工具采样结果证明了设计的可行性，提高了并行处理的速度，极大程度地降低了期货行情数据处理中行情计算的时间开销，最高通道速率可达5.0 GB/s以上，带宽利用率可达80%以上，在多通道数据读写应用中具有很高的实用价值。</strong>

<strong>0 引言</strong>

如何在 UltraScale 架构 DSP48E2 slice 中使用最新广泛多路复用器产品反馈功能。本视频将介绍如何使用随 Vivado Design Suite 2016.1 提供的 verilog CMACC 模板实现、复杂乘积累加函数。
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本文是该系列的第5篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程。本文将对其中使用到的Gateway In和Gateway Out模块进行详细介绍。

<strong>Simulink到FPGA的转换</strong>

Simulink中的仿真模型为连续时间系统，数据格式多种多样；而FPGA中为离散时间系统，数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换、数据格式的转换，否则无法进行正确的FPGA设计。Xilinx Blockset中提供了相应的解决方案。

摩尔定律失灵了，已是不争的事实。单纯的提升一种芯片性能变的代价越来越高，与此同时，异构计算成为提高计算力的主流方向。

<strong>什么是异构计算？</strong>
<strong>异构计算的前景怎么样？</strong>
<strong>OpenPOWER系统上FPGA异构计算的先进技术又有哪些？</strong>

为此，小编恶补了一下异构计算的相关知识，并总结出如下几个基本知识点，给大家分享。如有不足，欢迎大家留言补充~

● 异构计算（Heterogeneous Computing）是指使用一种以上处理器的系统。

本文是该系列的第4篇，第2篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程；第3篇介绍了 System Generator导出设计的说明文档和testbench的特性。本文将介绍System Generator对设计进行资源分析和时序分析的相关方法。

<strong>查看分析结果</strong>

本文在第2篇设计的数字滤波器模型基础上运行分析。System Generator集成了时序分析和资源分析功能，以确保在simulink中设计的DSP系统导出到FPGA环境中能够正确运行。其本质上仍然是在后台调用Vivado进行分析，System Generator只是读取了分析结果并显示出来。

<font size="3"><strong>重磅消息</strong></font>

今天我们非常高兴宣布，Plunify 将与赛灵思在<a href="https://www.plunify.com/cn/plunify-cloud/"&gt; Plunify Cloud 云平台</a>上，合作推出按需供应的 Vivado 设计套装 HLx 版本软件的许可证！Plunify Cloud 云平台构建在世界上最大的云供应商 – 亚马逊网络服务 (Amazon Web Services)。

嵌入式视觉开发难不难？过来人会告诉你：难！

试想一下，在一个通常性能受限的嵌入式架构中去跑复杂的视觉处理算法，还要平衡功耗、尺寸、成本、开发周期等因素，确实不容易。如果你面对的是工业或汽车这种对实时性和可靠性要求较高的场合，视觉处理要又快又准，容不得半点闪失。而且现在都人工智能（AI）时代了来了，机器学习是不是也应该支持一下？所以，嵌入式视觉开发者头上总会有个大大的“鸭梨”。

不过，这个世界上总是会有人在琢磨“如何将复杂的事情变得简单”。在嵌入式视觉开发这件事上，如何为开发者“减负”，已经有了许多好方案摆在我们面前了。

本文是该系列的第3篇，上一篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程，最后自己编写testbench在示例工程中对System Generator导出的IP核进行测试。其实System Generator就可以导出整个设计的说明文档以及一个testbench，本文将介绍如何使用该特性。

很多人拿到uboot，编译不知如何下手！
其实，这个世界上的万事万物，都有一个“纹理”。庖丁解牛之所以游刃有余，是因为他掌握了牛的纹理，顺着这些纹理就应该很容易。
那么我们的uboot的纹理在哪里呢？

很多初学者，拿到这种代码从来没有去看过它的README或者document！这两个文本文件是非常重要的东西，可惜呀！很多人不去看readme而去请教别人，google，baidu，跑图书馆。其实，有些东西当你问到别人的时候，聪明的人也是去看README然后给你解答的。

下面我们就去找uboot的纹理！ 本文u-boot版本为Z-Turn板上带的U-Boot。