ZYNQ的GPIO由4个BANK组成，其体系结构如图1所示。其中Bank0有32个GPIO引脚，Bank1有22个引脚，共54个GPIO引脚直接通过MIO连接到PS上，每个引脚可以通过寄存器的设置来确定该引脚为输入、输出或者中断，因为54个MIO引脚直接连接在PS上，像其他普通ARM一样，不需要通过XPS进行硬件配置，直接通过SDK编程即可

在近日举办的第八届EEVIA年度中国ICT媒体论坛暨2019产业和技术展望研讨会上，人工智能也是其中的一个重要主题。自适应和智能计算的全球领先企业赛灵思公司人工智能市场总监刘竞秀在“FPGA — 人工智能计算的加速引擎”的主题演讲中开场就对“智能+”概念作出了通俗的诠释

2019年4月20日-21日， 2019依元素科技Xilinx FPGA师资周末集训营在河北工业大学顺利开营，本次集训营由依元素科技- Xilinx 大学计划-河北工业大学电子信息工程学院联合举办。参加此次培训活动的除了电子信息工程学院的老师以及部分学生，还有来自北京邮电大学、天津理工大学、天津职业技术师范大学、包头师范学院的老师

描述了用于提高设计吞吐量的 HLS PIPELINE 指令

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2019年5月14日-21日， 赛灵思将在上海、深圳、北京三大城市，携手生态合作伙伴及本地成功用户， 结合实际应用案例，为中国用户全面分享和阐述赛灵思最新的工业物联方案， 期待为更多地中国用户带来创新的灵感， 碰撞出后更多创意的火花，共同拥抱并共赢此次工业界的第四次变革

通过此次收购案，赛灵思能够将其业界领先的 FPGA、MPSoC 和 ACAP 解决方案与 Solarflare 的超低时延网络接口卡（NIC，网卡）技术以及 Onload 应用加速软件相结合，从而实现全新的融合 SmartNIC 解决方案，加速赛灵思的“数据中心优先”战略及向平台公司转型之路。

1. 打开vivado2017.4，在出现的对话框中选择创建一个工程，如图所示。这一步是为了创建一个ZYNQ的工程。2. 点击创建工程后，出现对话框如图所示，然后点击对话框中的下一步。这一步表示这是一个创建工程的向导，通过该向导去新建一个工程。3，此时会出现一个对话框如图所示，这一步给工程命名，并且确定工程的保存路径

软件工具： Vivado

一、配置Multipiler
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本届峰会议程包括：开幕式、主论坛、分论坛、成果展览会、政策发布、创新大赛和闭幕式等7个环节。作为 FPGA、可编程 SoC 及 ACAP 的发明者，赛灵思公司有幸被邀请参展本次峰会，九大智能应用案例将为与会者展示“灵活应变，万物智能”的未来数字生活，并于 “Big Data”分会场做题为《大数据时代的并行计算》主题演讲。

在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。

•如果Vivado综合支持该属性，它将使用该属性，并创建反映已使用属性的逻辑。

•如果工具无法识别指定的属性，则Vivado综合会将属性及其值传递给生成的网表。