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FPGA时序约束之Vivado辅助工具

由 judy 提交于

作者：猫叔 <span id="profileBt">文章来源：<a href="https://mp.weixin.qq.com/s?__biz=MzU4ODY5ODU5Ng==&amp;mid=2247484836&am…;科学计算Tech</a></span><a href="https://mp.weixin.qq.com/s?__biz=MzU4ODY5ODU5Ng==&amp;mid=2247484836&am…; </a>

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<strong> 时序约束辅助工具</strong>
  上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。

<strong> 1. 时序约束编辑器</strong>
  打开之后就可显示出我们之前做的所有约束，当然，还可以再添加、删除或修改时序约束。
<center><img src="http://xilinx.eetrend.com/files/2020-07/%E5%8D%9A%E5%AE%A2/100050381-10…; alt=""></center>

 比如我们要新添加一个主时钟，先选中左边的Create Clock，再点击+号添加约束，然后就会看到下面的界面，按下图中步骤操作。
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其中，选择时钟按钮会弹出一个新的窗口，如下图所示，我们只需根据时钟名字进行查找并选择即可。
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<strong> 2. 时序约束向导</strong>
  时序约束向导可以自动识别出未约束的主时钟，我们把wave_gen工程的xdc文件中对clk2的时钟约束注释掉，重新综合并实现后，打开时序约束向导，可以看到clk2被检测出未约束，点击编辑按钮，设置参数后就可完成约束。
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时序约束向导会按照主时钟约束、衍生时钟约束、输入延迟约束、输出延迟约束、时序例外约束、异步时钟约束等的顺序引导设计者创建约束。