布线

一般PCB基本设计流程如下：前期准备->PCB结构设计->PCB布局->布线->布线优化和丝印->网络和DRC检查和结构检查->制版。

<strong>第一：前期准备。</strong>

这包括准备元件库和原理图。“工欲善其事，必先利其器”，要做出一块好的板子，除了要设计好原理之外，还要画得好。在进行PCB设计之前，首先要准备好原理图SCH的元件库和PCB的元件库。元件库可以用protel（很多电子老鸟当时都protel）自带的库，但一般情况下很难找到合适的，最好是自己根据所选器件的标准尺寸资料自己做元件库。原则上先做PCB的元件库，再做SCH的元件库。PCB的元件库要求较高，它直接影响板子的安装;SCH的元件库要求相对比较松，只要注意定义好管脚属性和与PCB元件的对应关系就行。PS：注意标准库中的隐藏管脚。之后就是原理图的设计，做好后就准备开始做PCB设计了。

<strong>第二：PCB结构设计。</strong>

随着电子技术的飞速发展，电子元器件的小型化、微型化、BGA、间距为0.3mm~0.5mm高密度的芯片越来越普遍，对电子焊接技术的要求也就越来越高。虽然现在有了更精密的贴片机可以代替人工焊接，但影响焊接质量的因素太多。本文将从贴片焊接的角度，介绍了几点PCB设计时需要注意的要点，根据经验，如果未按照这些要求，很有可能造成焊接质量不高，虚焊和甚至在返修PCB的时候损坏焊盘或电路板。

<strong>一、影响PCB焊接质量的因素</strong>

从PCB设计到所有元件焊接完成为一个质量很高的电路板，需要PCB设计工程师乃至焊接工艺、焊接工人的水平等诸多环节都有着严格的把控。主要有以下因素：PCB图、电路板的质量、器件的质量、器件管脚的氧化程度、锡膏的质量、锡膏的印刷质量、贴片机的程序编制的精确程度、贴片机的贴装质量、回流焊炉的温度曲线的设定等等因素。

焊接厂本身无法逾越的环节就是PCB画图的环节。由于做电路设计的人往往不焊电路板从而无法获得直接的焊接经验，不知道影响焊接的各种因素;而焊接厂的工人不懂画板，他们只管完成生产任务，没有心思、更没有能力分析造成不良焊接的原因。由于这两方面的人才各司其职，难以有机结合。

<strong>二、画PCB图时的建议</strong>

<strong>首先来说说退偶电容的布局布线</strong>

下图中a-e都不对？什么原因？

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<strong>如上图，这种位置的电容，一般有两个作用。</strong>

一是为IC电源提供瞬间工作所需的大电流（也有的叫旁路）

二是作为一种去耦的作用，即抑制IC内部的杂讯如振荡器的多次谐波传到电源里而干扰其它电路的，也就是说杂讯不要传递到电源层或地层。

<strong>不过在此图中已经标注了此电容为去耦电容。</strong>

作者： EmmaChen

<strong>规则一：AGND和DGND接地层应当分离吗？</strong>

简单回答是：视情况而定。

详细回答则是：通常不分离。因为在大多数情况下，分离接地层只会增加返回电流的电感，它所带来的坏处大于好处。从公式V = L(di/dt)可以看出，随着电感增加，电压噪声会提高。而随着开关电流增大（因为转换器采样速率提高），电压噪声同样会提高。因此，接地层应当连在一起。

一个例子是，在一些应用中，为了符合传统设计要求，必须将脏乱的总线电源或数字电路放在某些区域，同时还受尺寸限制的影响，使得电路板无法实现良好的布局分割，在这种情况下，分离接地层是实现良好性能的关键。然而，为使整体设计有效，必须在电路板的某个地方通过一个电桥或连接点将这些接地层连在一起。因此，应将连接点均匀地分布在分离的接地层上。最终，PCB上往往会有一个连接点成为返回电流通过而不会导致性能降低的最佳位置。此连接点通常位于转换器附近或下方。

在数字电路设计中，时钟信号是一种在高态与低态之间振荡的信号，决定着电路的性能。在应用中，逻辑可能在上升沿、下降沿触发，或同时在上升沿和下降 沿触发。由于溢出给定时钟域的案例极多，故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。

当电路从前工序设计人员转移到后工序布线工程师时，可以认为时钟概述与图表是必须沟通的最关键信息。多年以来，由于沟通失误，数以小时、天，甚至是星期计的设计工作沦为白费，需要包括时钟树在内的全套重新合成。
在布线之前，采用极佳的时钟来用于合成及时序约束。约束的时钟定义可能出现在模块的顶层焊盘或引脚;可能出现在宏的输出，如锁延迟环(DLL) 或锁相环(PLL);或者作为产生的时钟出现在除法寄存器上。这些时钟定义可能是，也可能不是布线工程师需要定义时钟树根，以在不同工作模式之间获得最优延迟及平衡歪曲率的领域。前工序及布线工程师之间围绕这些信息的高级别信息沟通以及理解布线工程师怎样运用这些信息，将大幅优化物理设计流程的CTS过程。

<strong>有效CTS的设计技巧</strong>

下面的某些技巧在业界已经使用多年，但基于过去几年的经验，仍然值得重复运用。

高频电路往往集成度较高，布线密度大，采用多层板既是布线所必须，也是降低干扰的有效手段。在PCB Layout阶段，合理的选择一定层数的印制板尺寸，能充分利用中间层来设置屏蔽，更好地实现就近接地，并有效地降低寄生电感和缩短信号的传输长度，同时还能大幅度地降低信号的交叉干扰等，所有这些方法都对高频电路的可靠性有利。

同种材料时，四层板要比双面板的噪声低20dB.但是，同时也存在一个问题，PCB半层数越高，制造工艺越复杂，单位成本也就越高，这就要求在进行PCB Layout时，除了选择合适的层数的PCB板，还需要进行合理的元器件布局规划，并采用正确的布线规则来完成设计。

1、高频电路器件管脚间的引线层间交替越少越好

所谓“引线的层间交替越少越好”是指元件连接过程中所用的过孔(Via)越少越好。一个过孔可带来约0.5pF的分布电容，减少过孔数能显着提高速度和减少数据出错的可能性。

2、高频电路器件管脚间的引线越短越好

信号的辐射强度是和信号线的走线长度成正比的，高频的信号引线越长，它就越容易耦合到靠近它的元器件上去，所以对于诸如信号的时钟、晶振、DDR的数据、LVDS线、USB线、HDMI线等高频信号线都是要求尽可能的走线越短越好。

3、高速电子器件管脚间的引线弯折越少越好

<strong>1、电源与地线之间布线注意事项</strong>

（1）要在电源、地线之间加上去耦电容。去耦电容一般来说有两个作用，一个是提供芯片瞬间的大电流，二是去除电源噪声，一方面是让电源的噪声尽量少的影响芯片，另一方面是芯片产生的噪声不要影响到电源。

（2）尽量加宽电源及地线，最好是地线比电源线宽，其关系为：地线>电源线>信号线。

（3）可以使用大面积的铜层作地线，在印制板上把没被使用的地方都与地相连，作地线使用，或是做成多层板，电源，地线各占用一层。

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<strong>2、数字电路与模拟电路混合时的处理</strong>

自最初开始设计 PCB 以来，约束一直是定义成品物理电路板所必要的元素。尺寸和铜重量是最早的约束。而现在，高速的设计对电子设备的诸多参数有约束要求，尤其是差分对。

定义约束的目的在于尽可能多地消除错误来源，即消除那些需要设计返工的错误。而且，设计错误发现得越晚，返工成本就会越高。理想状况下，“设计即正确”的方法可使约束得到严格遵守，从而在设计过程中消除错误的可能性。但事实上，尽早验证信号完整性对确保满足所有约束至关重要。

设计不佳的用户界面往往是令约束设置既繁琐又耗时的原因之一。必须打开多个窗口，而且无法一次看到所有约束，这种设置方式往往令人晕头转向，极易出错，而且迫使用户一次只能手动更新一项约束。