FPGA时序约束理论篇之建立保持时间 demi / 周三, 11 十二月 2019 - 16:45 什么是时序约束？泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束，软件是无法得知我们的时钟周期是多少，PAR后的结果是不会提示时序警告的。 阅读更多 关于 FPGA时序约束理论篇之建立保持时间登录 发表评论
FPGA设计之时序约束——常用指令与流程 demi / 周一, 18 十一月 2019 - 15:50 说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。 阅读更多 关于 FPGA设计之时序约束——常用指令与流程登录 发表评论
FPGA时序约束中常用公式推导 demi / 周日, 29 九月 2019 - 10:01 在fpga工程中加入时序约束的目的： 1、给quartusii 提出时序要求； 2、quartusii 在布局布线时会尽量优先去满足给出的时序要求； 3、STA静态时序分析工具根据你提出的约束去判断时序是否满足的标准。 阅读更多 关于 FPGA时序约束中常用公式推导登录 发表评论
【Vivado约束学习】 IO延时约束 judy / 周三, 28 八月 2019 - 11:35 要在设计中精确建模外部时序，必须为输入和输出端口提供时序信息。Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值 阅读更多 关于 【Vivado约束学习】 IO延时约束登录 发表评论
Vivado使用技巧（30）：使用时序约束向导 由 judy 提交于 周二, 19 三月 2019 - 09:36 阅读更多 关于 Vivado使用技巧（30）：使用时序约束向导 利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束，给出一些缺少的时序约束的建议。时序约束向导的前11页按照3个目录给出不同种类的时序约束，下表给出一个大致介绍
FPGA DDR3 时序报错全排查，3 个坑 90% 的工程师都踩过 judy / 周五, 5 六月 2026 - 14:53 做过 DDR3 的人基本都有一个共识：这东西不是“写出来”的，是“磨出来”的。下面这几个坑，我自己和身边不少人都反复踩过，说不上理论多深，但很“真实”。 Tags 时序约束 DDR3 阅读更多 关于 FPGA DDR3 时序报错全排查，3 个坑 90% 的工程师都踩过登录 发表评论
