FPGA穷途末路了吗?评AMD 300亿美元溢价收购赛灵思,这会毁了Xilinx! judy / 周一, 12 十月 2020 - 16:43 上周五,一个爆炸性消息传遍业界:AMD将以300亿美元价格收购FPGA龙头老大Xilinx!媒体们争相转载这个消息收割眼球。赛灵思的股票也应声涨起来,从100美元左右冲到120美元,市值向300亿美元看起。 阅读更多 关于 FPGA穷途末路了吗?评AMD 300亿美元溢价收购赛灵思,这会毁了Xilinx!登录或注册以发表评论
当 AMD 霄龙遇见 Alveo,让 CPU 做它更擅长的事情 judy / 周三, 30 九月 2020 - 09:44 身处数字化时代,IoT 与人工智能技术的发展和应用,使得部署在家庭、汽车、飞机、生产制造等环节中的 IoT 设备每天都在产生海量的数据,且在以 30% 以上的速度持续增长。当这些数据被回传到数据中心进行处理时,对数据中心的接入网和内部网的网络带宽带来了前所未有的压力。 阅读更多 关于 当 AMD 霄龙遇见 Alveo,让 CPU 做它更擅长的事情登录或注册以发表评论
Xilinx 助力 AMD 服务器处理器,携手加速数据中心应用 judy / 周二, 2 七月 2019 - 08:43 自 2017 年 AMD 发布第一代 EPYC(霄龙) 7000 系列数据中心处理器以来,得到广大用户青睐和业界好评。现在全新一代 Zen2 架构,代号 “ROME” 的 7nm 服务器处理器也即将发布。6 月 20 日,上海-龙之梦万丽酒店,AMD 联手赛灵思,西部数据共同举办了 “服务器技术研讨会”,向广大用户详细介绍了AMD EPYC处理器和解决方案 阅读更多 关于 Xilinx 助力 AMD 服务器处理器,携手加速数据中心应用登录或注册以发表评论
该申报吉尼斯了吗?赛灵思和 AMD 共创全新 AI 推断世界纪录 judy / 周四, 18 十月 2018 - 11:16 在加利福尼亚州圣何塞举办的赛灵思开发人员论坛上,我们的首席执行官 Victor Peng 和 AMD 首席技术官 Mark Papermaster 一起创造了一项吉尼斯纪录。但这次并非是什么小把戏,而是值得大书特书的记录。* 两家公司披露 AMD 和赛灵思正在共同努力实现 AMD EPYC CPU 与全新赛灵思 Alveo 加速卡系列的连接,以实现高性能实时 AI 推断处理。为了证明这一点,他们公布了一项每秒 3 万张图像的推断吞吐量的世界纪录*! 这套令人印象深刻的系统将于今天在赛灵思开发人员论坛的 Alveo 生态系统区亮相。它搭载两个 AMD EPYC 7551 服务器 CPU 和业界领先的 PCIe 连接,以及八片刚刚推出的赛灵思 Alveo U250 加速卡。推断性能由赛灵思 ML 套件提供支持,方便开发人员优化和部署加速推断,并支持 TensorFlow 等大量机器学习框架。基准测试在 GoogLeNet*,一种广泛使用的卷积神经网络上执行。 阅读更多 关于 该申报吉尼斯了吗?赛灵思和 AMD 共创全新 AI 推断世界纪录登录或注册以发表评论
AMD 公布 2026 年第三季度财报 judy / 周五, 6 十一月 2026 - 09:19 AMD公布2026年第三季度财报。2026年第三季度营业额达到134亿美元,毛利率为54%,经营收入28亿美元,净收入24亿美元,摊薄后每股收益为1.46美元。 阅读更多 关于 AMD 公布 2026 年第三季度财报登录或注册以发表评论
FLOWA 借助 AMD 构建低时延电子交易基础设施 judy / 周三, 4 十一月 2026 - 09:40 利用 AMD FPGA 技术,Flowa 能够实时处理市场数据并监控交易网络。这使金融机构能够在竞争激烈的期货与衍生品市场中更快速地执行交易 阅读更多 关于 FLOWA 借助 AMD 构建低时延电子交易基础设施登录或注册以发表评论
从传感器到洞察:可投入量产的单芯片边缘 AI,业经验证 judy / 周四, 29 十月 2026 - 09:57 第二代 Versal AI Edge 系列在一个平台上融合了实时传感器处理、高能效 AI 推理和高性能嵌入式计算,在简化系统设计的同时,实现高性能和高效率。 阅读更多 关于 从传感器到洞察:可投入量产的单芯片边缘 AI,业经验证登录或注册以发表评论
车规级 AMD Spartan™ UltraScale+™ XA FPGA:兼顾高 I/O、低功耗与长期可靠性 judy / 周三, 28 十月 2026 - 09:20 AMD 全新推出的 Spartan™ UltraScale+™ XA FPGA 兼具成本优化和高 I/O 优势,可助力汽车设计师快速应对挑战,以低成本、高能效和现代安全特性构建摄像头和激光雷达系统。 阅读更多 关于 车规级 AMD Spartan™ UltraScale+™ XA FPGA:兼顾高 I/O、低功耗与长期可靠性登录或注册以发表评论
Vivado Design Timing Summary 中 TNS / THS / TPWS 与失败端点的计算方法 judy / 周二, 27 十月 2026 - 15:56 Vivado 的 Design Timing Summary 会分别为 setup、hold 和 pulse width 报告一项 Worst slack(WNS / WHS / WPWS)、一项 Total slack(TNS / THS / TPWS),以及 Total Failing Endpoints 阅读更多 关于 Vivado Design Timing Summary 中 TNS / THS / TPWS 与失败端点的计算方法登录或注册以发表评论
在设计中使用 AMD Vitis™ 硬件在环(Vitis HIL),让验证更迅捷 judy / 周一, 26 十月 2026 - 14:26 Vitis HIL 并非取代现有仿真流程,而是在需要更高速度、更大规模或希望在平台集成前提高验证可信度时,提供真实硬件级验证 阅读更多 关于 在设计中使用 AMD Vitis™ 硬件在环(Vitis HIL),让验证更迅捷登录或注册以发表评论