在ZYNQ的体系结构中定时器太丰富了，而大量的教程中基本就只玩了私有定时器，可以中断就OK了。其实在ZYNQ中定时器资源很丰富，每个CPU有自己的私有定时器和看门狗，有一个所有CPU共享的全局定时器和看门狗，两个三路定时器还有AXI_TIMER的IP可用，不过好像很少有博客把这些测试完。

在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三种总线，但PS与PL之间的接口却只支持前两种，AXI-Stream只能在PL中实现，不能直接和PS相连，必须通过AXI-Lite或AXI4转接。PS与PL之间的物理接口有9个，包括4个AXI-GP接口和4个AXI-HP接口、1个AXI-ACP接口

 这篇文章我们讲一下Virtex7上DDR3的测试例程，Vivado也提供了一个DDR的example，但却是纯Verilog代码，比较复杂，这里我们把DDR3的MIG的IP Core挂在Microblaze下，用很简单的程序就可以进行DDR3的测试。

本设计使用Ultra96开发板，使用InceptionV3网络，以及Vitis-AI的量化编译工具链，制作了一个五花分类装置。利用Xilinx的DPU（Deep learning Processing Unit）IP，Vitis-AI工具链，快速的在FPGA上部署深度学习网络。

V-Nova LCEVC 是一项独特的视频编码技术，可显著提高任何标准编码器的质量和吞吐量。与 Xilinx FPGA 结合使用时，PERSEUS 可提供市场上密度最高的编码解决方案

安富利日前推出了96Boards ON Semiconductor双摄像头夹层卡开发和原型创建平台。该平台适用于与双摄像头模块搭配使用的AP1302图像处理器，能够帮助设计和系统工程师利用行业标准技术创建经济、高效的嵌入式视觉应用。

观看 Xilinx 技术的现场演示，了解如何使用四个绑定的 100 GbE 接口在 Flex 以太网 (FlexE) 网络上桥接两个 400 千兆位以太网 (400GbE) 网络。

有工程师反映，在编译PetaLinux工程时，出现大量Taskhash mismatch错误。工程还没有编译完成，检查build.log，已经出现超过200个的Taskhash mismatch错误

凭借 Xilinx® Alveo™ 的联网和计算加速，实现基于无监督机器学习的网络防御。

Vitis统一软件平台可以在包括FPGA、SoC和Versal ACAP在内的异构Xilinx平台上开发嵌入式软件和加速应用程序。它为加速边缘计算、云计算和混合计算应用程序提供了统一的编程模型。

Zynq® UltraScale+™ RFSoC ZCU1275 特性描述套件提供您对集成型 ADC 和 DAC 以及 Zynq UltraScale+ XCZU29DR-2FFVF1760E RFSoC 上提供的 GTY 和 GTR 收发器进行特性描述和评估时所需的一切。

Xilinx 推出 Xilinx T1 电信加速器卡。强大的 5G O-DU 和 vBBU 加速解决方案，专注于为 OEM、运营商和系统集成商提供便利。

有工程师反映，根据MPSoC SWDT在Standalone下的例子xwdtps_polled_example.c，不能实现MPSoC的PS复位。

赛灵思今天宣布面向 5G 网络中的 O-RAN 分布式单元和虚拟基带单元推出 T1 电信加速器卡。T1 卡大幅减少了之前系统所需的 CPU 核数量。与其它竞争方案相比，T1 卡不仅可以降低系统总功耗和成本，同时还支持 O-DU 提供更好的 5G 性能与服务。

FPGA 设计是有章可循的，如果用的是 Xilinx 的 FPGA，这个“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整个文档共六大章节 306 页（点击此处查看《UltraFast 设计方法指南》）。对于如此之多的内容该如何消化吸收呢？首先，了解一下 UG949 的背景信息。

智能手机似乎迎来了“智能”化的时代，并掀起了物联网（IoT）革命。那么，是什么让 SmartNIC 实现了智能化？是硬件、编程还是其他什么？

Versal ACAP 是一种高度集成的多核异构计算平台，可在软硬件两个层面随时进行更改，从而动态地适应数据中心、汽车、5G 无线、有线等市场的广泛应用与工作负载。方便软件开发者、数据科学家和硬件开发者等都能轻松进行编程。

BlackLynx 具有优化实现高级异构解决方案的明显运营优势，在提供异构计算解决方案方面处于领先地位。图表说明了在一个架构中包含多种高性能计算功能（GPU 和 FPGA）的综合优势。Xilinx® Alveo™ 数据中心加速器卡和 BlackLynx 技术相结合，可最大化在该网络端点进行图像和视频分析的潜力。

在本次网络研讨会上，我们将展示 Vitis 和 Vitis AI 如何帮助开发人员在 Xilinx 平台上加速整个应用。

这里主要介绍三种跨时钟域处理的方法，这三种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这三招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来