RISC-V算力芯片,能否打开下一轮突破的新空间?
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
张量在神经网络加速器中的应用

神经网络中涉及到大量的张量运算,比如卷积,矩阵乘法,向量点乘,求和等。神经网络加速器就是针对张量运算来设计的。一个神经网络加速器通常都包含一个张量计算阵列,以及数据收发控制,共同来完成诸如矩阵乘法,卷积等计算任务

Vitis尝鲜(二)

上一篇安装完相关程序后,这一篇就简单运行一个“Hello Vitis”的程序。本例硬件平台为ZYNQ平台,具体芯片为XC7Z035。ZYNQ 芯片分为 PL 和 PS, PS 端的 IO 分配相对是固定的,不能任意分配,而且不需要在 Vivado 软件里分配管脚,虽然本实验仅仅使用了 PS,但是还要建立一个 Vivado 工程,用来配置 PS 管脚

Vitis_ZCU102_2_Vitis 实现 Bare-Metal 工程

建立基于 zcu102 开发板的 Vivado 工程。建立 Block Design,添加 Zynq UltraScale+ MPSoc 的 IP。点击 Run Block Automation,自动配置 IP 模块。双击打开配置窗口查看 UART 0 和 UART 1 已按照 zcu102 开发板的硬件连接设置完成。

【视频】从 SDK 迁移至 Vitis 平台

指导 SDK 用户如何将现有 SDK 项目迁移至 Vitis™ 统一软件环境

Vitis尝鲜(一)

vitis虽然已经发布很长时间了,但是我就要尝鲜。。。首先是安装,本教程分两个主要的平台(WIN10和Ubuntu)给出安装教程和源文件。

JESD204B应用手册(三):高速数据转换器的数据输出接口介绍

ADC芯片会包含许多性能参数,而我们在选择ADC芯片时,其中有一项关键性的参数值得关注,即数字化的数据输出接口类型(the type of digital data output)。目前在高速ADC芯片中,使用最广泛的数据输出接口类型有3种

【XRT Vitis-Tutorials】C++/RTL Kernel混合编程测试

本篇文章来测试Tutorials中的第2个例子:Mixing C++ and RTL Kernels。该例子中进行了两个步骤的实验,分别是sw_emu和hw_emu,我这变还是会继续在硬件上直接测试。

Xilinx 联手西班牙电信驱动基于O-RAN的5G创新

得益于西班牙电信和赛灵思的努力,包括VR / AR媒体产品,到互联汽车和工业IoT设备的丰富的无线服务,将在整个欧洲比预期更早实现。这家跨国电信运营商,今天宣布,将赛灵思与多家业界领先的软硬件公司联合在一起,以期冲击市场并加速其 4G 和 5G 无线网络中 O-RAN 技术的发展。

【视频】Baicells 展示其面向 NR 加速及同步的ORAN方案

本视频由 Baicells(佰才邦) 在 2019 MWC 上展示其面向 NR 加速及同步的 O-RAN 和 TIP Open RAN PCIe 加速卡,以及面向 O-RAN 的室内 Radion Hub。
<iframe src='https://v.qq.com/txp/iframe/player.html?vid=w0935d8kp8j&#039; allowfullscreen frameborder=0 width="600" height="400"></iframe>

Vitis_ZCU102_1_Hello Vitis

<font color="#FF8000">作者:bt_</font>
原文链接: https://blog.csdn.net/botao_li/article/details/103901856
* 本文由作者授权转发,如需转载请联系作者本人

主要参考:ug1400

<strong>安装串口调试软件</strong>

ZYNQ自定义AXI总线IP应用——PWM实现呼吸灯效果

在实时性要求较高的场合中,CPU软件执行的方式显然不能满足需求,这时需要硬件逻辑实现部分功能。要想使自定义IP核被CPU访问,就必须带有总线接口。ZYNQ采用AXI BUS实现PS和PL之间的数据交互。本文以PWM为例设计了自定义AXI总线IP,来演示如何灵活运用ARM+FPGA的架构

JESD204为什么值得关注?

基于JESD204数字接口的数据转换器正在兴起,目前渐渐取代了部分基于LVDS接口的数据转换器,这种趋势就如同十几年前基于LVDS接口的数据转换器开始取代基于CMOS接口的数据转换器情形一样。

Xilinx AI 加速+阿里云 FaaS:开启云端 AI 推断巨大机遇

阿里云的业务之一是为众多第三方厂商处理海量产品图像。由于一些图像内含有未付费广告等多余文本信息,给付费广告业务造成不利影响,因此,为了确保电子商务网站提供一致的体验,需要以 AI 推断对每天数千万幅图像中嵌入的有害文本或多余文本进行检测

Vitis_ZCU102_0_建立开发环境

Vitis 被 Xilinx 称为 “统一软件平台”,从目前已了解的情况来看,嵌入式软件开发在 Vitis 上更为简单方便。从 ISE 到 Vivado,再到 Vitis 的升级趋势来看,Vitis 将是未来数年的开发主力。

【视频】如何在 Alveo 卡上快速使用 Vitis 进行开发

本视频以 Alveo 加速卡为例,教您快速开始使用赛灵思 Vitis 开发软件进行开发。

Vitis/Vitis AI 直播课第二堂:Vitis 设计流程(含Alveo加速卡Vitis实例操作)

软件工程师如何借助赛灵思统一软件平台Vitis将算法提速数倍?
如何快速打造从云到端可自适应的经得起时间检验的应用?
如何快速上手Vitis?

PYNQ经典项目分享之—— 智能音箱

本案例利用PYNQ自定义Overlay驱动Respeaker,实现了一个智能音箱。ReSpeaker是一个四路ADC芯片AC108位转换芯片的四通道麦克风的设备,它支持I2S接口,在本案例中它需要连接到PYNQ-Z2的树莓派接口。

【视频】Vitis 命令行流程和 Vitis Analyzer

在本视频教程中,您将了解 Aveo 加速卡的 Vitis 基本流程,以及如何使用 Vitis 分析仪分析编译结果。

Vivado工作模式简介

Vivado设计有工程和非工程两种模式:工程模式是使用Vivado Design Suite自动管理设计源文件、设计配置和结果,使用图形化Vivado集成设计环境(IDE)交互式处理设计。工程模式下,既可以通过图像界面下操作(GUI操作,鼠标操作),也可以通过运行Tcl脚本的方式在Vivado Tcl shell 中运行。

【XRT Vitis-Tutorials】RTL Kernels测试

在前面的文章中ZCU106 XRT环境搭建【Xilinx Vitis】,已经生成了用于在Vitis的相关环境。Xilinx在GitHub分享了一个Vitis的应用程序加速开发的教程:2019.2 Vitis™ Application Acceleration Development Flow Tutorials