Vitis™ AI 是 Xilinx 的开发平台，适用于在 Xilinx 硬件平台（包括边缘设备和 Alveo 卡）上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念，可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力。

网上关于vivado开发zynq的资料很多，总结以下操作流程，以SD模式为例。

在“设置”对话框的“约束”部分下，选择“默认约束设置”作为活动约束设置；包含在Xilinx设计约束（XDC）文件中捕获的设计约束的一组文件，可以将其应用于设计中。

Vitis 统一软件平台包括：全面的内核开发套件，可无缝构建加速的应用；完整的硬件加速开源库，针对 Xilinx 硬件平台进行了优化；插入特定领域的开发环境，可直接在熟悉的更高层次框架中进行开发；不断发展的硬件加速合作伙伴库和预建应用生态系统。

Vitis 独立于 Vivado™ 设计套件，后者仍然继续为希望使用硬件代码进行编程的用户提供支持。但是，Vitis 也能够通过将硬件模块封装成软件可调用的函数，从而提高硬件开发者的工作效率。

10月9日，赛灵思大中华区销售副总裁唐晓蕾 （ Maria） 及赛灵思软件和人工智能高级经理罗霖（ Andy ）在北京隆重发布里程碑式的 Vitis™ 统一软件平台，以“突破软硬壁垒，解锁全员创新” 为主题，揭开赛灵思通过软件革新，解锁软件开发者的硬件加速壁垒，将赛灵思独特的自适应计算能力带给全员开发者的新篇章。

由于本人习惯在Windows环境下做FPGA开发，因此将PetaLinux安装在Linux虚拟机中，开发环境如下：Windows 10；Vivado 2018.2.1；VMware Workstation 14 Pro；Ubuntu 16.04.5 desktop amd64；Petalinux 2018.2。

首先来理清楚MIO与EMIO的关系。MIO是PS的I/O引脚，一共有54个，分为Bank0与Bank1，可以接许多外设比如UART、SPI或GPIO等，另外可以引脚复用。

FPGA是可编程芯片，因此FPGA的设计方法包括硬件设计和软件设计两部分。硬件包括FPGA芯片电路、 存储器、输入输出接口电路以及其他设备，软件即是相应的HDL程序以及最新才流行的嵌入式C程序。

如果将计算机比作人的话，CPU就是人的大脑，而PCIe就是人的神经中枢，负责内部数据信息的传输。

Zynq中的UART支持轮询和中断驱动两种模式。本文给出使用中断驱动模式的例子，完成与26篇中轮询模式下相同的功能，即UART收到8字节数据后执行某项操作。对比之下，体会中断驱动模式的特点。

Xilinx Zynq®-7000全可编程SoC提供了一个灵活的平台，在启动新解决方案的同时，为传统ASIC和SoC用户提供完全可编程替代方案。下面，就让我们来了解一下这款产品吧。

PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)，主要用于赛灵思 FPGA 基片上系统设计。本指南可帮助读者熟悉实现 PetaLinux 全面用途的工具。

PCI，英文全称：PeripheralComponent Interconnect，外围组件互联，由Intel于1991年提出。随着Intel Pentium处理器诞生而迅速发展，当时几乎所有的外围设备，从硬盘控制器、声卡、显卡和网卡，都使用PCI插槽来连接到计算机的主板上。

-flatten_hierarchy——full: 综合时将原始设计打平，只保留顶层层次，执行边界优化；none: 综合时完全保留原始设计层次，不执行边界优化；rebuilt: 综合时将原始设计打平，执行边界优化，综合后将网表文件按照原始层次显示，故与原始层次相似。

赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度和最高的效率实现期望的设计目标。

上篇仅仅简要的介绍了时钟的用法，并未详细的说明，主要是因为很多时钟用法是针对特定的应用需求，无法一一介绍。本篇将重提上篇的CMT时钟模块，聊一聊它的用法。可以这么说，每个靠谱的FPGA应用里都应该用到CMT模块。

Verilog中提供了四种循环语句，可用于控制语句的执行次数，分别为：for，while，repeat，forever。其中，for，while，repeat是可综合的，但循环的次数需要在编译之前就确定，动态改变循环次数的语句是不可综合的。forever语句是不可综合的，主要用于产生各种仿真激励。

本文标题的问题分为两部分：（1）Python 中是否支持复制字符串？（2）如果不支持，为什么不支持？请读者花几分钟想一下，想清楚后，把你的答案记住，然后再往下看。

Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。