RISC-V算力芯片,能否打开下一轮突破的新空间?
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
zcu102(7)AXI_LITE实验

从本文档开始将介绍PS和PL之间通过AXI总线互联。三种AXI总线协议为① AXI_LITE:性能较低的地址映射传输,一次只能传输4字节;② AXI_STREAM:高速流数据传输,无地址映射,不能直接与PS连接;③ AXI(又称AXI_FULL):性能较高的地址映射传输。

【视频】实时云视频转码的未来

赛灵思视频加速技术研讨会上,讲师”Oliver Gunasekara"作演讲“实时云视频转码的未来”。

ZYNQ-双核通信

今天,我们聊聊双核通信。双核通信的基础是已经建立好了双核工程,且配置完成。两个CPU之间传递数据,采用了共享内存,共享内存设置在OCM(On Chip Memory)内。

【vivado学习五】时序分析

典型的时序模型由发起寄存器、组合逻辑和捕获寄存器3部分组成,如图1所示形成了三条时钟路径:原时钟路径(Source Clock path)、数据时钟路径(Data path)、目的时钟路径(Destination Clock path)。

重温FPGA设计流程六:(纯Verilog实现数字钟)

软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1

Xilinx MIG IP核配置及仿真

DDR对于做项目来说,是必不可少的。一般用于数据缓存和平滑带宽。今天介绍下Xilinx DDR控制器MIG IP核的例化及仿真。

【视频】基于 FPGA 异构计算快速构建高性能图片处理解决方案

赛灵思视频加速技术研讨会上,讲师”樊平"作演讲“基于 FPGA 异构计算快速构建高性能图片处理解决方案”。

zynq裸核FSBL

话不多说,进入今天的主题:生成zynq裸核启动文件。1、首先在vivado SDK中分别建立两个工程;2、配置Core1即从核中的BSP文件;3.配置Core0和Core1的DDR空间分配;4.建立FSBL文件,并配置main()文件;5.生成mcs文件和烧写mcs文件到QSPI Flash;6.完成操作将.MCS文件烧写进板子里

Python 内存分配时的小秘密

Python 中的sys模块极为基础而重要,它主要提供了一些给解释器使用(或由它维护)的变量,以及一些与解释器强交互的函数。本文将会频繁地使用该模块的getsizeof()方法。

利用 UltraScale+ 器件中的 PCI Express Gen3 集成块内置解扰器模块解开 PIPE 接口包的神秘面纱

PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时,能在 PCIe 链接上查看各个包会很有帮助。若要实现此目的,用户需拥有协议链接分析器。由于其成本较高,能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛,可对链接流量进行深入分析。

zcu102(6)AXI_TIMER精确计时

axi_timer模块即为PS可以访问的PL计数器,通过计数值以及接入axi_timer的计数时钟周期,可以在PS内取得比较精确的计时。axi_timer有2种使用方式,一种是作为计数器使用,另一种是作为定时器使用。

学会Zynq(23)XADC报警功能与中断使用示例

上篇中我们简单了解了XADC和其基本使用方法,本文我们将学习XADC的报警功能和中断的使用方法。程序中我们设置温度和VCCPAUX的上、下报警阈值。当超出这个范围时,便进入中断进行报警提示。

三重大礼庆中秋 —— 挑战边缘计算应用加速,Ultra96 开发板免费拿!活动报名

<center><strong><font color="#004a85">主办:赛灵思 安富利</font> </strong>

时令中秋,举国欢庆!
别人送大闸蟹,我们送开发板!!</center>

[干货]手把手教你用Zedboard学习Linux移植和驱动开发

部分硬件设计中需要CPU完成对电路寄存器的配置,为了完成Zedboard对FPGA上部分寄存器的配置功能,可以在PS单元(处理器系统)上运行裸机程序(无操作系统支持)完成和PL单元(FPGA部分)的数据交互功能,此时PS单元更像单片机开发;另一种方法是PS单元运行Linux操作系统,通过驱动程序和应用程序......

研讨会回放 | 医疗设备开发中如何把控和实现风险管理?

本次研讨会将为所有医疗设备的架构师和设计人员介绍一种可适用于所有工业自动化,以及其他高可靠性应用的功能安全策略和网络安全方法,同时还将介绍赛灵思的方案是如何应用于基于风险管理的意料设备设计流程中的,从而帮助客户创建更稳健的设计,加快上市时间。

Xilinx软硬IP双管齐下解决音视频处理痛点

随着5G开启万物互联的崭新纪元,用户、流量、应用场景不断扩张,视频服务不仅会深入渗透全产业领域,也将为各行各业的产品应用增值赋能。不断提升的存储、传输与计算资源,从分辨率、码率、色彩与传输稳定性上全方面、多维度提质升级,并为企业与消费者带来前所未有的商业价值与视觉体验。

如何利用 Xilinx FPGA 给广告推荐算法做硬件加速?

在这篇文章里你可以了解到广告推荐算法Wide and deep模型的相关知识和搭建方法,还能了解到模型优化和评估的方式。我还为你准备了将模型部署到赛灵思 FPGA上做硬件加速的方法,希望对你有帮助。阅读这篇文章你可能需要20分钟的时间。

ZYNQ中断体系

异常中断发生时,程序计数器PC所指的位置不同,异常中断就不同。中断结束后,中断不同,返回地址也不同。但是,对于系统复位中断,不需要返回,因为整个应用系统就是从复位中断中开始的。

想投资获得超额回报?你需要拥有一个“阿尔法”

所谓“阿尔法”,在当代金融领域代表的最普遍的意思就是超额回报。衡量一个基金经理的表现,如果其操作所带来的回报超过了指数基金 ETF,那么可以说该经理有“阿尔法”,如果没有超过 ETF,那还不如我们自己操作呢......本视频将通过 SumUp 公司所推出的 Nucleus 平台的实例演示,用 3 个简单的步骤,即可帮助您轻松生成高价值的投资主题参考。

【vivado约束学习四】跨时钟域路径分析

若要查看跨时钟域路径分析报告,可选择以下内容之一来查看:A, Reports > Timing > Report Clock Interaction;B, Flow Navigator > Synthesis > Report Clock Interaction......