RISC-V算力芯片,能否打开下一轮突破的新空间?
以板载匠心,赋能 FPGA 创新,加速产品从 0 到 1
FPGA基础知识(一)UG998相关硬件知识

本文是我在学习FPGA时学到的相关知识与总结,希望可以帮助同行理解和掌握相关的FPGA知识。可以将本文档当作相应FPGA教程文档UG998的辅助文档学习。

Xilinx原版教程文档参见XilinxDocumentation navigator 中对应UG998:Introduction to FPGA Design with Vivado High-Level Synthesis

【视频】如何优化 UltraScale 架构 DSP 模块和时钟网络的功耗

了解 UltraScale DSP 架构,及其如何帮助减少设计功耗,以及 UltraScale 时钟架构的功耗减少功能。您还将学会估计 DSP 和时钟的功耗
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=3547171702001' allowfullscreen frameborder=0 width="600" height="400"></iframe>

Zedboard学习(八):zedboard移植opencv

首先要说明的是,往zedboard上移植opencv跟我们平时在pc上安装opencv的过程不同。毕竟zedboard是嵌入式平台很多东西都要删减,而且zedboard官方移植的linux不带图形界面,我们要自己在命令行下配置环境

【XDF资料下载】基于FPGA的视频图像特征识别和对比

基于FPGA的视频图像特征识别和对比

借助Zynq UltraScale+ RFSoCs缩短设计周期同时最小化风险

当面对一个项目计划时,你最后一次听到“需要多长时间就花多长时间”或者“如果第一次不成功,不要担心,你总能搞定的”这些话大概是什么时候的事?很可能从来就没有过。随着FPGA变得越来越强大,处理的任务范围也越来越广,缩短设计周期并且最小化风险变得前所未有的重要

Vivado SDK添加函数

在viado SDK的程序开发中会出现以下的问题

出现问题的原因可能是

没有添加对应的头文件
<img src="http://xilinx.eetrend.com/files/2019-01/%E5%8D%9A%E5%AE%A2/100017441-58…; alt="">

解决办法:添加对应的头文件 如上图:添加#include”stdlib.h”

ZynqNet解析(一)概览

背景:ZynqNet能在xilinx的FPGA上实现deep compression。

目的:读懂zynqNet的代码和论文。

<strong>一、网络所需的运算与存储</strong>

1.1 运算操作:
<li>macc:multiply-accumulation,</li>
<li>comp:comparison</li>
<li>add: addition/substraction</li>
<li>div:  division</li>
<li>exp:  expontential</li>

【视频】XDF 法兰克福 2018 主题:戴姆勒智能车内 AI 协作

戴姆勒的 Thomas Kaelberer 介绍了 MBUX 车内助手 (MBUX Interior Assistant),这是新款梅赛德斯 GLE 运动型多用途车中首款人工智能解决方案。Xilinx 平台的选择是因为其可针对车辆顶部热约束计算子系统位置提供最佳性能功耗比和最低时延

System Generator从入门到放弃(七)——不同溢出与量化方式的对比

在介绍Gateway In block时谈到了System Generator中的数据类型,及不同的量化和溢出方式。本文将以两个简单的设计实例,更直观地说明不同的量化和溢出方式有什么区别。

【XDF资料下载】云中的 FPGA 设计 - 优化基础

本PPT介绍了高效使用云计算来进行 FPGA 设计和性能优化。

Zedboard学习(七):VGA显示

<strong>VGA硬件接口</strong>
到zedboard官方给出的原理图中查看:
<center><img src="http://xilinx.eetrend.com/files/2019-01/%E5%8D%9A%E5%AE%A2/100017393-58…; alt=""></center>

【视频】DeePhi DPU 上的视频结构分析

DeePhi 在 Xilinx FPGA 上使用 DeePhi 技术演示 SSD算法
<iframe src='//players.brightcove.net/17209957001/SywTPUVC_default/index.html?videoId=5839362509001' allowfullscreen frameborder=0 width="600" height="400"></iframe>

Vivado FFT9.0仿真验证

在网上看了很多的介绍,基本都是一样的,但是根据这些博客,自己验证了下发现结果和matlab中不一样。

1.配置IP核

用vivado17.2 IP版本为9.0,配置首先配置最大长度为64,时钟为100MHz,将长度可以改变选中,如下图所示:
<center><img src="http://xilinx.eetrend.com/files/2019-01/%E5%8D%9A%E5%AE%A2/100017412-58…; alt=""></center>

5G发力,芯片巨头Xilinx逆势发布强劲财报

据外媒报道,近期芯片公司发布的财报大多表现暗淡,而FPGA芯片巨头Xilinx成为了行业的亮点:5G网络的早期建设推动了该公司营收增长,时间上早于分析师预期,而势头上也要好于预期。5G网络的速度是现有网络的100倍,预计将为设备和芯片厂商带来数十亿美元的收入。

设计采用目标器件的切换

如果你已经有了一个设计并且想将这个设计移植到另一款目标器件上,这篇文章将帮助你确定这种转换所应遵循的步骤。这篇文章不会涉及与原设计完全不同的转换方式,从底层组件来看并非完全不同的。对于这种转换你应该遵循特定的转换指南,比如UltraScale系列转换为Versal系列器件,这篇文章的主题就是这种转换的方法,转换的方式通常是相似的。

【XDF资料下载】AI 对 AI:在 FPGA 中为数据中心及端点自动生成深度神经网络加速器

AI 对 AI:在 FPGA 中为数据中心及端点自动生成深度神经网络加速器

UltraZed-EG PCIe Carrier Card 开发纪录: Hello Cortex-A53

在这篇文章中,我们将让这块开发板的 Cortex-A53 透过 AXIO_GPIO 模块,点亮板子上的 LED 灯,并且透过 ps_uart0 输出一些讯息。

MIPI系列之“D-PHY”

本篇主要介绍MIPI物理层规范中的D-PHY,主要包括D-PHY的架构、操作模式、电气特性等。

UltraScale+ GTY 读取 DMON 输出与 IBERT 之间不同的自适应环路代码

在读取 IBERT 的自适应环路代码时,出现了与 DMONITOROUT 的期望值不同的值。

从赛灵思FPGA设计流程看懂FPGA设计

利用XilinxISE软件开发FPGA的基本流程包括代码输入、功能仿真、综合、综合后仿真、实现、布线后仿真与验证和下班调试等步骤。如下图所示