FPGA毕竟不是ASIC，对时序收敛的要求更加严格，本文主要介绍本人在工程中学习到的各种时序约束技巧。
首先强烈推荐阅读官方文档UG903和UG949，这是最重要的参考资料，没有之一。它提倡要在设计的早期阶段就要排除问题，越到后期时序的改善就越困难。其中HLS层次对性能的影响是最大的。
本文将从代码风格，时序修正，工程设置等几个方面介绍本人的实践经验，希望让各位初学者快速提高，也希望FPGAer能给出宝贵建议。
<strong>1. 代码风格</strong>
推荐使用Xilinx language templates的代码块，这里的代码能够综合出正确且结构简洁的电路，包括移位寄存器，乘法，复数乘法，FIR滤波器等，凡是涉及到的模块尽量使用官方写法。
2018年11月8日，赛灵思公司CEO，Victor Peng 确认出席由 Aspencore 在深圳举办的全球 CEO 峰会，并将带来主题演讲，与参会者探讨人工智能兴起带来的机遇和挑战，分析后摩尔定律时代新的计算模式，并分享赛灵思重大的行业突破和最新产品将如何加速 AI 和各种创新。
与此同时，与上月盛大的 XDF 赛灵思开发者大会失之交臂的深圳的开发者们，将有机会看到精选自 XDF 的精彩演示，赛灵思美国及本地专家团队将与您面对面分享和指导。欢迎光临赛灵思展位参观和交流。
<strong>详情如下：</strong>
时间：上午09:40-10:10， 2018年11月8日
地点：深圳大中华喜来登酒店六层宴会厅
<font color="#FF8000">在真实情况的测试下，新的方案捕获和色调映射高对比度场景达120 dB或20 EV，全是全高清1080 p 30 fps实时输出</font>
<font color="#FF8000">作者：四月，来源：机器之能</font>
对于一家已经成立34年的老牌芯片公司而言，未来还将存在多少可能性？尤其当曾经并肩作战的“老战友”都逐一被巨头收编之后。
回答或许多是中规中矩的“平稳发展”、“逐步增长”，亦或者“被收购”……
但现在，这个答案正因一位颇具使命感的新任CEO而格外让人期待——赛灵思第四任CEOVictor Peng认为，“历时四年，投入超十亿美元研发的ACAP有望成为一个更主流的计算平台，和CPU、GPU一样站在同等重要的基础计算设施的位置……尽管这可能不是一年就能够实现的。”
<strong>前言：</strong>
使用的板子是zc702。用Vivado的IP核搭建最小系统，包括ARM核（CPU xc7z020），DDR3（4×256M），一个UART串口（Mini USB转串口），纯PS，通过串口打印出HelloWorld，工程虽小，五脏俱全，算是一种朝圣。配置要和板子对应，大家注意修改。
操作步骤：
硬件部分
2018年10月16日，华为在赛灵思开发者论坛( XDF)上与赛灵思联合发布了FX系列FPGA加速卡，为基因测序、视频编码、图片处理、数据压缩等业务提供了高能效比的加速解决方案。
“随着IT和人工智能技术快速发展，寻找高能效比的数据中心加速方案至关重要。我们很高兴和赛灵思开展技术及商业合作，结合双方的优势共同为企业客户提供灵活高效的FPGA加速解决方案，助力客户在智能时代快速应对业务变化。” ——张小华，华为 IT 智能计算业务部副总裁
Xilinx 将展示从 SDSoC开发环境加速的 xfOpenCV 库和自定义 CV 函数。
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<font color="#FF8000">作者：做但不能忘思考 ，来源：FPGA2嵌入式</font>
<strong>0. 概述</strong>
做FPGA开发或者是嵌入式开发，数字图像处理是一个很大的领域，回顾下大学里学的模电，数电，单片机原理，数字图像处理，通信理论，MATLAB，目前比较前沿的Python等知识联系起来，能更好的指明人生规划的方向。
<strong>1. 模拟电路</strong>
在Vivado FIR滤波器设计与仿真（一）中产生了两路正弦信号，频率分别为4MHz和5MHz,今天要进行FIR滤波器设计，在进行滤波器设计之前，需要对滤波器的参数进行设置，需要借助MATLAB软件或者Filter Solutions软件，这次使用Filter Solutions来进行参数设定。
