<strong>一. 概述</strong>

Verilog HDL不同于我们学过的C，Python等软件设计语言；Verilog是一门硬件描述语言。这里有两个关键词：硬件，描述。

硬件：表示我们时刻要从数字电路系统的角度去认识和学习Verilog HDL

描述：而不是设计。因此表示在用动手进行Verilog编写之前，电路的架构至少已经在你脑子里构建好了，而Verilog只是把它描述出来而已。

从上面两点可以看出，Verilog的学习与编写，不能想软件那样自由，要以数字电路系统为根本。

反过来讲，学习Verilog，可以从下面三个问题入手：

1.设计对象有哪些需要描述？

2.如何描述它们？

据《福布斯》北京时间11月5日报道，市场研究公司IDC发表报告称，鉴于竞争对手和产业都在向数字化转型，如果企业不能快速向数字化转型，到2022年，它们逾三分之二的目标市场会消失。以下是它对2019年IT产业的十大预测：

预测1：数字化的经济。到2022年，逾60%的全球GDP将都是数字化的，推动2019-2022年期间与IT相关的投资将达到约7万亿美元。

预测2：数字化原生IT。到2023年，75%的IT支出将用于第三代平台技术，因为逾90%的企业会建立“数字化原生”IT环境，在数字经济中快速增长。

预测3：边缘计算快速增长。到2022年，逾40%机构的云部署将包含边缘计算，25%的终端设备和系统将执行人工智能算法。

11月1日-2日，研华公司在苏州举办的首届研华物联网共创峰会圆满结束，超过五千位来自全球的研华客户、合作伙伴参与了此次盛会。作为工业物联网、智慧工厂、城市、医疗、能源等领域的重要芯片提供商， 赛灵思公司应邀参加了此次大会，通过演讲和演示， 突出展示了赛灵思致力于打造灵活应变、万物智能世界的深度学习解决方案。

2018年11月5日，佰才邦携手赛灵思（Xilinx）在第一届中国国际进口博览会中展示了全球首款基于5G基站的5G系留式无人机高空基站。该产品采用大负载能力的系留式无人机作为飞行平台，携带基于赛灵思MPSOC系列芯片的大功率5G RRU，可在15分钟内飞行到200米高空，完成5G应急通信网络的快速部署。无人机基站升空后，单次空中停留时间可超过24小时，覆盖半径超过5公里，数据传输峰值速率可达1Gb/s以上，能够有效解决应急通信中的大数据传输问题。该产品可广泛应用于灾害救援、突发事件处置、大型赛事热点覆盖等多种应急通信场景。

前言：

偶数分频容易得到：N倍偶数分频，可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。

奇数分频如何得到呢？

第一部分  奇数分频

奇数分频方法：

N倍奇数分频，首先进行上升沿触发进行模N计数，计数到（N-1）/2时输出时钟翻转，同时进行下降沿触发的模N计数，计数到（N-1）/2时输出时钟翻转时，进行输出时钟时钟翻转。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数N分频时钟。

或者使用“相与”，方法与上相同，只是翻转的数值变为（N-2）/2。

　赛灵思开发者大会( Xilinx Developer Forum)于2018年10月16日在北京举行，近1300名开发者、合作伙伴及AI科技公司共聚北京。华为、阿里云、浪潮、的卢深视等国内领先科技企业共同分享了利用赛灵思FPGA技术在数据中心、自动驾驶、人脸识别等领域加速中国创新应用的诸多成就。

　本文设计思想采用明德扬至简设计法。上一篇博文中定制了自定义MAC IP的结构，在用户侧需要位宽转换及数据缓存。本文以TX方向为例，设计并验证发送缓存模块。这里定义该模块可缓存4个最大长度数据包，用户根据需求改动即可。

　　该模块核心是利用异步FIFO进行跨时钟域处理，位宽转换由VerilogHDL实现。需要注意的是用户数据包位宽32bit，因此包尾可能有无效字节，而转换为8bit位宽数据帧后是要丢弃无效字节的。内部逻辑非常简单，直接上代码：
`timescale 1ns / 1ps

Vivado HLS中常见的接口类型有：

1. ap_none

         默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。

2. ap_stable

         只用于输入信号，其具体实现方式仍为ap_none。它用于向Vivado HLS的综合器表明该信号在两次复位之间值是不变的。

3. ap_vld

在数据端口port_name的基础上创建一个额外的数据有效信号指示< port_name >_vld。

4. ap_ack

         在数据端口port_name的基础上创建一个额外的应答信号指示< port_name >_ack。

5. ap_hs

<font color="#FF8000">作者：邓晓蕾，经济观察网</font>

近日，自适应和智能计算公司赛灵思（Xilinx）公布2019财年第二季度财报，财报显示该公司实现季度性收入7.46亿美元，比去年同期增长19%，这也是赛灵思连续12个季度实现了正增长。

赛灵思首席执行官Victor Peng表示，得益于5G网络、数据中心及汽车等业务需求带动FPGA的出货，加上人工智能及云计算等应用的广泛增长基础, 与上一年销售额相比，我们将2019财年的收入增长率提高到大约20%。这也意味着，赛灵思对其正进行的平台战略转型极具信心。

对于ZYNQ MPSoC有以下几个文件，

1.FSBL

这个FSBL跟zynq-7000的fsbl是一样的，用户可以选择用cortex-a53制作启动的fsbl文件，也可以选择用cortex-r5来制作启动的fsbl文件。

2.PMUFW （pmufw.elf）

PMU的配置文件，但这个不是必须的，用户是可选的，MPSOC有LPD.FPD.PL三路电源轨，PMU是为了更好的管理电源和控制功耗，一般情况下，大部分客户不需要修改这个elf文件，这个文件不是制作BOOT.bin必须要的。

3.ARM Trusted Firmware(bl31.elf)

ARM Trusted Firmware文件，是一个arm加密固件，用户根据需要来定制，这个文件不是制作BOOT.bin必须要的。