技术

AMD Artix 7 FPGA OTA 在线升级的实现

AMD FPGA支持的MultiBoot特性，可以使FPGA先尝试启动最新的配置（bit）文件
医学影像的未来，AI加持实现更快速准确的判断

新冠疫情已基本宣告结束，但其给医疗系统带来的巨大冲击，仍值得我们深思
基于XCZU3EG/XCZU4EV/XCZU5EV核心板的无人机视觉跟踪系统解决方案

近些年来，随着自动控制领域的发展，摄像镜头的工艺和视觉识别算法越来越完善
Zynq UltraScale+ PS MIO可能在上电期间出现高位毛刺

Zynq UltraScale+ PS MIO 可能在 VCCO_PSMIO 电源上电缓升期间输出高位毛刺
动画图解常见串行通讯协议：SPI、I²C、UART、红外这篇文章中所展示的显示电子系统中信号波形的动图，将有助于帮助我们更好理解传输的机理。
AMD Xilinx FPGA 片间通信方案：AXI Chip2Chip IP 在 ASIC原型设计中的应用

本文详细介绍基于北京芯加速科技的VU13P平台，使用AXI Chip2Chip IP，开发测试了一套用于ASIC验证仿真的片间通信方案。
Versal System Monitor (Sysmon)：过热告警行为

在 CIPS GUI 中已对 Versal System Monitor 过热 (OT) 告警进行了说明
Versal Premium SysMon：如何在辅助 SLR 中对 SysMon 寄存器进行寻址

要在辅助 SLR 中启用对 Sysmon 寄存器空间的访问，须在 CIPS 和 NOC GUI 执行多个步骤
FPGA引脚信号分配的几个原则

现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复
如何解决MPSOC万兆以太网应用中UDP接收丢包问题

本文介绍如何使能Linux网络协议栈中的RFS功能以优化MPSOC APU的并行处理能力
干货！机器视觉基础知识汇总

机器视觉系统具有高效率、高度自动化的特点，可以实现很高的分辨率精度和速度
Versal GTY - 如何在IP集成器中将单工TX/RX核合并到多个Quad

要为 Versal 的多个Quad创建收发器设置，建议从 Transceiver Bridge IP 开始
Vivado SDK 许可查询

如果需要，我是否需要购买完整的 Vivado 许可证，才能使用 SDK，目前是否还有其它类型的许可证可用？
一文带你了解这三种3D视觉技术！

本文对ToF、双目视觉、结构光这三种技术展开分析，帮助你了解其各自的特点及应用
Versal ACAP DDRMC - DDR4、LPDDR4 和 LPDDR4X 外部参考时钟设计指南文章

本文旨在呈现使用 DDR4、LPDDR4 或 LPDDR4X 存储器控制器的 Versal ACAP 器件的外部参考时钟电路要求
Versal NoC 2022.2 - 如何将 NoC 约束到多个 site

通过 IP integrator 选中多个 NoC site 时，不会在整个实现过程中遵循这些约束
如何在Post Synthesis工程中加入 xci文件

当使用第三方综合器比如 Synopsys® Synplify Pro或Mentor® Graphics Precision 来综合
Zynq 及 Vitis HLS 助力面向声音合成和声学控制的低时延技术

从音频输入到输出，现有的实时数字音频系统很难实现低于 1ms 的时延
Versal HBM 系列外部参考时钟设计指南

本文旨在呈现 Versal HBM 器件的外部参考时钟电路要求
Versal BUFDIV_LEAF 用作为从 CLR_B 到 0 的布线穿越时发生功能错误并导致硬件故障

如果 route_design 多次运行且在硬件中不切换路径